半导体存储装置制造方法及图纸

实施方式提供一种能够容易地判别贴合垫间的短路不良与存储器柱间的短路不良的半导体存储装置。本实施方式的半导体存储装置具备第1芯片、第2芯片、及多个贴合垫。第1芯片具有在第1方向上贯通多个配线层的多个存储器柱。第2芯片与第1芯片贴合。多个贴合垫设置在第1芯片与第2芯片的贴合面。多个贴合垫包含：第1贴合垫，将多个存储器柱中的第1存储器柱电连接于多个晶体管中的任一个晶体管；以及第2贴合垫，从第1方向观察时与第1贴合垫相邻，将多个存储器柱中的第2存储器柱电连接于多个晶体管中的任一个晶体管。从第1方向观察时，第2存储器柱不与第1存储器柱相邻。储器柱不与第1存储器柱相邻。储器柱不与第1存储器柱相邻。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请的交叉参考][0002]本申请享有以日本专利申请2022
‑
47336号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知一种半导体存储装置，其具备经由多个贴合垫而连接的多个半导体芯片。

技术实现思路

[0005]本实施方式提供一种能够容易地判别贴合垫间的短路不良与存储器柱间的短路不良的半导体存储装置。
[0006]本实施方式的半导体存储装置具备第1芯片、第2芯片、及多个贴合垫。第1芯片具有在第1方向上积层的多个配线层、及在第1方向上贯通多个配线层的多个存储器柱。第2芯片具有半导体衬底、及设置在半导体衬底上的多个晶体管，且与第1芯片贴合。多个贴合垫设置在第1芯片与第2芯片的贴合面。多个贴合垫包含：第1贴合垫，将多个存储器柱中的第1存储器柱电连接于多个晶体管中的任一个晶体管；以及第2贴合垫，从第1方向观察时与第1贴合垫相邻，将多个存储器柱中的第2存储器柱电连接于多个晶体管中的任一个晶体管。从第1方向观察时，第2存储器柱不与第1存储器柱相邻。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。
[0008]图2是用来说明存储器柱与位线的连接关系的图。
[0009]图3是表示比较例的贴合垫与存储器柱的连接关系的剖视图。
[0010]图4是表示第1实施方式的贴合垫与存储器柱的连接关系的剖视图。
[0011]图5是表示第1实施方式的贴合垫与位线的连接关系的一例的立体图。
[0012]图6是表示第1实施方式的贴合垫与位线的连接关系的一例的俯视图。
[0013]图7是表示第1实施方式的变化例1的贴合垫与位线的连接关系的一例的俯视图。
[0014]图8是表示第1实施方式的变化例2的贴合垫与位线的连接关系的一例的俯视图。
[0015]图9是表示第2实施方式的贴合垫与存储器柱的连接关系的剖视图。
具体实施方式
[0016]以下，参照附图对实施方式进行说明。
[0017]图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。如图1所示，半导体存储装置1具有阵列芯片10与电路芯片50贴合而成的构造，所述阵列芯片10形成有存
储单元阵列，所述电路芯片50形成有控制存储单元阵列的控制电路。阵列芯片10构成第1芯片，电路芯片50构成第2芯片。
[0018]半导体存储装置1是通过如下方法而制造：在第1晶圆形成包含存储单元阵列的阵列芯片10，在第2晶圆形成包含控制电路的电路芯片50，将所述第1及第2晶圆贴合，并将贴合后的第1及第2晶圆切割。此外，半导体存储装置1也可以通过如下方法而制造：将第1及第2晶圆分别切割后，将构成第1芯片的阵列芯片10与构成第2芯片的电路芯片50贴合。
[0019]阵列芯片10具有半导体衬底11、形成在半导体衬底11上(
‑
Z方向)的包含多个存储单元的存储单元阵列12、多个贴合垫13、以及连接存储单元阵列12与贴合垫13的配线层14。
[0020]存储单元阵列12包含作为选择栅极线SGD的配线层21、作为字线WL的配线层22、以及作为选择栅极线SGS的配线层23。也就是说，在Z方向(第方向)上积层着多个配线层21、22及23。此外，在图1中，为了方便说明，示出了作为字线WL发挥功能的配线层22积层有8层的构造，但也可以积层更多的配线层。而且，形成着多个存储器孔，这些存储器孔贯通这些配线层21、22、23并到达半导体衬底11。在存储器孔的侧面依次形成阻挡绝缘膜、电荷蓄积层、及隧道绝缘膜，进而嵌埋着半导体柱。由这些半导体柱、隧道绝缘膜、电荷蓄积层、阻挡绝缘膜构成存储器柱MP。此外，也可以在半导体柱的内部嵌埋绝缘芯。
[0021]各存储器柱MP经由接触插塞24而与多个位线BL中的任一位线BL电连接，所述多个位线BL沿与Z方向交叉的X方向(第2方向)延伸。多个位线BL在与Z方向及X方向交叉的Y方向(第3方向)上排列。各位线BL经由介层插塞25、配线层26、介层插塞27而与贴合垫13中的任一贴合垫电连接。贴合垫13与对向的电路芯片50的贴合垫53电连接。
[0022]阵列芯片10包含阵列区域、阶梯区域及外围区域。存储单元阵列12形成在阵列区域。配线层22在阶梯区域中形成为阶梯状。各配线层22在阶梯区域中经由介层插塞28而与配线层29电连接。
[0023]在阵列芯片10的半导体衬底11的Z方向的上表面，形成着绝缘层11A。在绝缘层11A的Z方向的上表面，形成着钝化膜11B。钝化膜11B例如为氧化硅膜等绝缘膜。在钝化膜11B设置着使电极垫PD的上表面露出的开口。
[0024]电极垫PD作为半导体存储装置1的外部连接垫(接合垫)发挥功能。电极垫PD经由形成在钝化膜11B的开口并通过接合线、焊料球、金属凸块等而连接于安装衬底或其它装置。
[0025]电路芯片50中形成着各种电路，这些电路用来控制阵列芯片10，也就是控制对存储单元的数据写入、抹除、及来自存储单元的数据读出等。例如，在电路芯片50中形成着逻辑控制电路、感测放大器、行解码器、寄存器、定序器、电压产生电路等。
[0026]另外，电路芯片50在半导体衬底51上具备构成各种电路的多个晶体管TR、配线层52、及贴合垫53。多个晶体管TR的栅极电极、源极、及漏极经由配线层52而与任一贴合垫53电连接。贴合垫53与对向的阵列芯片10的贴合垫13电连接。
[0027]阵列芯片10与电路芯片50通过热处理而在贴合面60接合。通过该热处理，使贴合垫13与贴合垫53接合，在贴合面60处形成贴合垫61。结果为，在阵列芯片10与电路芯片50的贴合面60设置多个贴合垫60。
[0028]图2是用来说明存储器柱与位线的连接关系的图。
[0029]存储单元阵列12包含多个区块BLK。图2所示的绝缘层ST将1个区块BLK与其它区块
BLK分离。1个区块BLK具备由绝缘层SHE分离而成的多个串组件SU。绝缘层SHE延伸设置到构成选择栅极线SGD的配线层21而将各串组件SU相互分离。
[0030]串组件SU中，多个存储器柱MP呈错位排列地配置。各存储器柱MP经由接触插塞24而连接于位线BL中的任一位线。
[0031]连接于存储器柱MP1的位线BL与连接于和存储器柱MP1相邻的存储器柱MP4的位线BL相邻。另外，连接于存储器柱MP1的位线BL与连接于和存储器柱MP1相邻的存储器柱MP2的位线BL分开4个位线。像这样，当位线BL的间隔为4个位线以内时，连接于这些位线BL的存储器柱MP相邻。
[0032]另一方面，连接于存储器柱MP1的位线BL与连接于和存储器柱MP1不相邻的存储器柱MP5的位线BL分开5个位线。另外，连接于存储器柱MP1的位线BL与连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1芯片，具有在第1方向上积层的多个配线层、及在所述第1方向上贯通所述多个配线层的多个存储器柱；第2芯片，具有半导体衬底、及设置在所述半导体衬底上的多个晶体管，且与所述第1芯片贴合；以及多个贴合垫，设置在所述第1芯片与所述第2芯片的贴合面；所述多个贴合垫包含：第1贴合垫，将所述多个存储器柱中的第1存储器柱电连接于所述多个晶体管中的任一个晶体管；以及第2贴合垫，从所述第1方向观察时与所述第1贴合垫相邻，将所述多个存储器柱中的第2存储器柱电连接于所述多个晶体管中的任一个晶体管；且从所述第1方向观察时，所述第2存储器柱不与所述第1存储器柱相邻。2.根据权利要求1所述的半导体存储装置，其中所述第1芯片还包含多个位线，所述多个位线设置在所述多个存储器柱的下方，沿与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向上排列；所述多个位线具有：第1位线，将所述第1存储器柱连接于所述第1贴合垫；以及第2位线，将所述第2存储器柱连接于所述第2贴合垫；且在所述第3方向上，所述第1位线与所述第2位线之间排列着所述多个位线中的7个以上。3.根据权利要求2所述的半导体存储装置，其中所述多个贴合垫是以各自所连接的位线之间排列所述多个位线中的7个以上的方式，在第3方向、及与所述第3方向相反的第4方向上依次配置。...

【专利技术属性】
技术研发人员：长谷川渓太，中塚圭祐，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：