半导体结构的形成方法技术

一种半导体结构的形成方法，包括提供半导体基板，于其上形成多个浮置栅极，以及位于各浮置栅极之间的隔离结构；执行第一刻蚀工艺以凹蚀隔离结构，在各浮置栅极之间形成开口，并露出各浮置栅极的部分侧壁；顺应地形成衬层于开口中；执行离子注入工艺，将掺质注入衬层下方的隔离结构之中；以及执行第二刻蚀工艺，移除衬层以及衬层下方部分的隔离结构，使开口的底部形成渐缩的轮廓。通过本发明专利技术实施例的方法，可利用较便利的工艺进行浮置栅极之间的隔离结构的刻蚀，避免露出浮置栅极的底切结构，同时有助于后续的控制栅极的材料的填充。同时有助于后续的控制栅极的材料的填充。同时有助于后续的控制栅极的材料的填充。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术是关于一种半导体结构的形成方法，特别是关于一种快闪存储器结构的形成方法。

技术介绍

[0002]近年来可携式电子产品的流行(例如移动电话、数字相机、笔记本电脑等)促使存储器的使用量大增。一般而言，存储器元件通常可分为两大类，即挥发性存储器与非易失性存储器(non
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volatile memory)两种。挥发性存储器是指存储器内的数据需仰赖持续性地电源供应才能维持和保存，而非易失性存储器即使系统电源中断，仍可保存存储器内部之数据。而在非易失性存储器中，快闪存储器(flash memory)可快速执行写入与抹除操作。
[0003]为了增加快闪存储器装置内的元件密度以及改善其整体表现，目前快闪存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，为了改善浮置栅极之间的耦合(coupling)效应，需要将浮置栅极之间的隔离结构刻蚀至更深的深度，但这可能露出浮置栅极的底切(undercut)结构，且过深的深度将导致后续在填充控制栅极的材料时出现接缝，进而造成装置的可靠度问题。因此，业界仍需要改进快闪存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。

技术实现思路

[0004]本专利技术实施例提供一种半导体结构的形成方法，包括提供半导体基板，其上形成有多浮置栅极，以及位于多个浮置栅极之间的隔离结构；执行第一刻蚀工艺以凹蚀隔离结构，在多个浮置栅极之间形成开口，并露出多个浮置栅极的部分侧壁；顺应地形成衬层于开口中；执行离子注入工艺，将掺质注入衬层下方的隔离结构之中；以及执行第二刻蚀工艺，移除衬层以及衬层下方部分的隔离结构，使开口的底部形成渐缩的轮廓。
[0005]通过本专利技术实施例的方法，可利用较便利的工艺进行浮置栅极之间的隔离结构的刻蚀，避免露出浮置栅极的底切结构，同时有助于后续的控制栅极的材料的填充。
附图说明
[0006]图1、图2、图3、图4A、图5A、图6A及图7是根据本专利技术实施例，绘示出形成半导体结构中间阶段的剖面示意图。
[0007]图4B、图5B及图6B是根据本专利技术实施例，绘示出形成半导体结构中间阶段的放大剖面示意图。
[0008]附图标号
[0009]100:半导体结构
[0010]102:基板
[0011]104:穿隧层
[0012]106:隔离结构
[0013]107:浮置栅极层
[0014]108:浮置栅极
[0015]109:底切结构
[0016]110:第一刻蚀工艺
[0017]112:开口
[0018]114:衬层
[0019]114a:衬层的垂直部分
[0020]114b:衬层的水平部分
[0021]114c:氧化部分
[0022]116:离子注入工艺
[0023]118:注入区
[0024]120:第二刻蚀工艺
[0025]122:栅极间介电层
[0026]124:导电层
具体实施方式
[0027]图1、图2、图3、图4A、图5A、图6A及图7根据本专利技术实施例，绘示出形成半导体结构中间阶段的剖面示意图。图4B、图5B及图6B是根据本专利技术实施例，绘示出形成半导体结构中间阶段的放大剖面示意图。一般来说，在快闪存储器的工艺中，为了避免浮置栅极之间产生耦合效应，在形成浮置栅极之间的开口时，通常会选择将开口形成至低于浮置栅极的底表面的深度，从而阻绝浮置栅极之间的耦合效应。然而，过度地刻蚀隔离结构可能会露出浮置栅极的底切结构并影响后续形成的装置的可靠度。因此，本专利技术实施例提供了一种可形成较深的开口，同时避免露出浮置栅极的底切结构的方法。
[0028]参见图1，图1绘示出半导体结构100的剖面示意图。根据一些实施例，提供了半导体结构100，半导体结构100包含半导体基板102。
[0029]继续参见图1，在半导体基板102上依序形成穿隧层104、隔离结构106、以及浮置栅极层107。在一些实施例中，穿隧层104是由氧化硅所形成。在一些实施例中，穿隧层104的厚度范围为约80A至约120A。接着，可先借由对基板102执行适当的刻蚀以刻蚀出隔离沟槽，随后再执行诸如旋涂工艺、化学气相沉积工艺、原子层沉积工艺、其他合适的工艺、或上述的组合的工艺来形成隔离结构106。在一些实施例中，隔离结构106是由氧化硅所形成。在形成隔离结构106后，对半导体结构100执行适当的刻蚀工艺，以于隔离结构106之间形成栅极凹槽，并借由诸如化学气相沉积工艺、其他合适的工艺、或上述的组合的沉积工艺填充导电材料至隔离结构106之间的栅极凹槽，从而形成浮置栅极层107。导电材料可包含掺杂的多晶硅、无掺杂的多晶硅、金属、多晶金属硅化物(polycide)、或上述的组合。
[0030]参见图2，在填充完隔离结构106之间的栅极凹槽后，执行诸如化学机械抛光(Chemical Mechanical Polish；CMP)的平坦化处理，以去除栅极凹槽以外的导电材料，从而形成浮置栅极108，并露出隔离结构106的顶表面。值得注意的是，在一些实施例中，由于形成隔离结构106之间的栅极凹槽的刻蚀工艺可能会有刻蚀精准度的问题，因此浮置栅极108的底部可能会具有底切结构109，亦即，浮置栅极108的底部的两侧具有弧状轮廓，如图2
所绘示。
[0031]接着参见图3，对半导体结构100执行第一刻蚀工艺110，以凹蚀隔离结构106并于浮置栅极108之间形成开口112且露出浮置栅极108的部分侧壁。值得注意的是，为避免露出浮置栅极108的底切结构109，第一刻蚀工艺110并未将隔离结构106刻蚀至低于浮置栅极108的底表面的深度，而是将隔离结构106刻蚀至适当的深度并露出浮置栅极108的部分侧壁。在一些实施例中，第一刻蚀工艺110将隔离结构106刻蚀至浮置栅极108的高度的70％至80％的深度。在一些实施例中，第一刻蚀工艺110为湿式刻蚀工艺，且可使用包括稀释氢氟酸(Dilute HF；DHF)或蒸气氢氟酸(Vapor HF；VHF)的刻蚀剂。
[0032]参见图4A，顺应地形成衬层114于半导体结构100上，亦即，衬层114覆盖浮置栅极108的顶表面与侧壁以及隔离结构106的顶表面。在后续执行离子注入工艺时，衬层114可作为控制隔离结构106的离子注入轮廓的缓冲层。在一些实施例中，衬层114可借由原子层沉积、化学气相沉积、或上述的组合来形成。在一些实施例中，衬层114为氧化物，例如是以四乙氧基硅烷(TEOS)为先驱物所形成的氧化硅。在其他实施例中，衬层亦可为ALD氧化硅或低介电系数材料。在一些实施例中，衬层114的厚度范围为约5nm至约30nm。接着参见图4B，图4B为形成衬层114后浮置栅极108的局部放大示意图。在图4B中，衬层114包含了覆盖浮置栅极108的侧壁的垂直部分114a以及覆盖隔离结构106的水平部分114b。另外，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供一半导体基板，其上形成多个浮置栅极，以及位于各该浮置栅极之间的一隔离结构；执行一第一刻蚀工艺以凹蚀该隔离结构，在各该浮置栅极之间形成一开口，并露出各该浮置栅极的部分侧壁；顺应地形成一衬层于该开口中；执行一离子注入工艺，将一掺质注入该衬层下方的该隔离结构之中；以及执行一第二刻蚀工艺，移除该衬层以及该衬层下方部分的该隔离结构，使该开口的底部形成渐缩的轮廓。2.如权利要求1所述的半导体结构的形成方法，其特征在于，该衬层包括一垂直部分以及一水平部分，且于该离子注入工艺后，该水平部分下方的该隔离结构的掺杂深度大于该垂直部分下方的该隔离结构的掺杂深度。3.如权利要求2所述的半导体结构的形成方法，其特征在于，该第二刻蚀工艺对该隔离结构被掺杂部分的刻蚀速率大于对该隔离结构未被掺杂部分的刻蚀速率。4.如权利要求2所述的半导体结构的形成方法，其特征在于，该隔离结构的掺杂深度由中央向周围递减。5.如权利要求1所述的半导体结构的形成方法，其特征在于，该开口的底部为U形的轮廓。6.如权利要求1所述的半导体结构的形成方法，其特征在于，该第一刻蚀工艺凹蚀该隔离结构的深度为该多个浮置栅极的高度的70％至80％。7.如权利要求1所述的半导体结构的形成方法，其特征在于，该掺质的材料包括砷、磷、锗、或上...

【专利技术属性】
技术研发人员：黄郁仁，谢竺君，廖修汉，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：