半导体器件制造技术

本公开涉及一种半导体器件。该半导体器件包括第一有源单元区和第二有源单元区以及设置在所述第一和第二有源单元区之间的无源单元区，其中第一有源单元区和第二有源单元区中的每一者包括：沟槽栅极；第一沟槽发射极；第一导电类型的第一空穴阻挡层，形成在沟槽栅极和第一沟槽发射极之间；第二导电类型的基极层，形成在第一空穴阻挡层的上部；第一导电类型的发射极层，形成在基极层的上部；第二导电类型的防闩锁层，形成在第一空穴阻挡层的上部，其中无源单元区包括：第二沟槽发射极；第二导电类型的第一浮置层，形成在第一有源单元区的沟槽栅极和第二沟槽发射极之间。槽栅极和第二沟槽发射极之间。槽栅极和第二沟槽发射极之间。

【技术实现步骤摘要】
半导体器件


[0001]本专利技术涉及一种半导体器件，更具体地，本专利技术涉及一种包括IGBT(绝缘栅双极型晶体管)的半导体器件。

技术介绍

[0002]沟槽栅极IGBT被广泛地用作具有较低导通电阻，即较低正向饱和电压Vce(Vsat)的IGBT。出于降低沟槽栅极型IGBT导通状态下的导通电阻和导通电压，已经开发了利用注入增强(IE)效应的IE型IGBT。在IE型IGBT中，交替地布置其中形成有浮置层的有源单元和无源单元。通过提供浮置层，当IGBT处于导通状态时，空穴不太可能从发射极释放，并且可以增加在漂移层中累积的载流子(空穴)的浓度。
[0003]专利文献1公开了一种涉及作为IE型IGBT的GE
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S型IGBT技术。与GG型或EGE型IGBT相比，GE
‑
S型IGBT可以通过缩小间距来改善IE效应。此外，在GE
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S型IGBT中，不仅沟槽栅极电极而且沟槽发射极电极与P型浮置区接触。由于寄生Pch型MOSFET由P型体接触区(P型防闩锁区)、N型空穴阻挡区和P型浮置区形成，因此可以通过寄生Pch型MOSFET在导通时释放累积的载流子。因此，GE
‑
S型IGBT都能够提高IE效果并抑制关断损耗。此外，由于通过寄生Pch型MOSFET的载流子放电抑制了P型浮置区的电位变化，所以可以抑制由P型浮置区引起的栅极电位的变化。
[0004]此外，专利文献1描述了在沟槽栅极电极和P型浮置区之间提供沟槽发射极电极(图42)。通过将沟槽栅极电极与P型浮置区分离，可以进一步抑制由P型浮置区引起的栅极电位的波动。
[0005][现有技术文献][0006][专利文献][0007][专利文献1]日本未实审公开第2019
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29434号

技术实现思路

[0008]已知自导通现象是IGBT的问题之一。参照图11描述IGBT的自导通现象。图11是通过高侧的IGBT1和低侧的IGBT2向负载提供功率的系统的示意图。IGBT1和IGBT2由栅极驱动器控制(在图11中，省略了IGBT1的栅极驱动器)。作为基本操作，IGBT2在IGBT1导通时关断，IGBT1在IGBT2导通时关断。
[0009]在IGBT中，从结构上，在栅极和集电极之间形成寄生电容CGC以及在栅极和发射极之间形成寄生电容CGE。如图11所示，当IGBT1导通时，VCE增加并且电流i1、i2流过寄生电容CGC、CGE。因此，当VCE增加时，VGE也增加。当VGE超过阈值时，IGBT2被激活。这就是自导通现象。
[0010]专利文献1描述了一种用于抑制栅极电位变化的技术，但是没有公开用于自关断和寄生电容的改进措施。
[0011]需要用于解决自导通问题而不降低IGBT等的IE效应的技术。
[0012]根据说明书和附图的描述，其它目的和新颖性特征将变得清楚。
[0013]根据一个实施例的半导体器件包括半导体衬底，具有第一表面和与第一表面相对的第二表面；以及第一导电类型的漂移层，形成在所述半导体衬底上，其中该半导体衬底具有第一有源单元区和第二有源单元区，以及在该第一有源单元区和该第二有源单元区之间的无源单元区，其中该第一有源单元区和该第二有源单元区中的每一者包括：沟槽栅极，形成在所述第一表面侧上；第一沟槽发射极，与沟槽栅极邻近地形成在所述第一表面侧上；第一导电类型的第一空穴阻挡层，形成在漂移层的上部上并且在沟槽栅极和第一沟槽发射极之间；与第一导电类型相反的第二导电类型的基极层，形成在该第一空穴阻挡层的上部并与该沟槽栅极接触；第一导电类型的发射极层，形成在该基极层的上部并与该沟槽栅极接触；以及第二导电类型的防闩锁层，形成在该第一空穴阻挡层的上部并该与第一沟槽发射极接触，其中无源单元区包括：第二沟槽发射极，与所述第一有源单元区的沟槽栅极邻近地形成在第一表面侧上；以及第二导电类型的第一浮置层，形成在第一有源单元区的沟槽栅极和第二沟槽发射极之间。
[0014]根据一个实施例的半导体器件中，可以抑制IGBT的自导通现象。
附图说明
[0015]图1是第一实施例的半导体器件的平面图。
[0016]图2是第一实施例的半导体器件的平面图。
[0017]图3是第一实施例的半导体器件的截面图。
[0018]图4是第一实施例的半导体器件的三维图。
[0019]图5是用于说明第一实施例的半导体器件的图。
[0020]图6是用于说明第一实施例的半导体器件的图。
[0021]图7是用于说明第一实施例的半导体器件的图。
[0022]图8是第二实施例的半导体器件的平面图。
[0023]图9是第三实施例的半导体器件的平面图。
[0024]图10是第三实施例的半导体器件的截面图。
[0025]图11是用于说明IGBT的自导通现象的图。
具体实施方式
[0026]在下文中，将参考附图详细描述根据实施例的半导体器件。在说明书和附图中，相同或相应的形式元件用相同的附图标记表示，并且省略其重复描述。在附图中，为了便于描述，可以省略或简化配置。而且，至少一些实施例可以任意地彼此组合。
[0027]第一实施例
[0028](半导体器件的配置)
[0029]图1是第一实施例的半导体器件(IGBT芯片)100的平面图。在图1中，为了便于理解，将绝缘膜显示为透明的。如图1所示，半导体器件100的大部分表面覆盖有发射极电极1。形成用以包围发射极电极1的栅极2。此外，集电极电极3形成在半导体器件100的背表面上。发射极电位提供给发射极1，栅极电位提供给栅极2。
[0030]图2是图1的区域4的放大平面图。图3是沿图2的A
‑
A
’
截取的截面图。第一实施例的
IGBT是GE
‑
S型(GE型收缩结构)，是IE型IGBT的类型。如图2和图3所示，半导体器件100包括形成在半导体衬底上的发射极电极1、集电极电极3、p+型集电极层9、n+型场终止层10和n型漂移层11。
[0031]如图2所示，有源单元区AC和无源单元区IAC交替地形成在半导体衬底上。
[0032]在半导体衬底上进一步形成被供应栅极电位的沟槽栅极(也称为栅极电位沟槽)5和被供应发射极电位的沟槽发射极(也称为发射极电位沟槽)6。如图1所示，沟槽栅极5具有沿Y轴延伸的形状。沟槽发射极6在平面图中为正方形。沟槽发射极6的每一侧分别被称为6
‑
1、6
‑
2、6
‑
3、6
‑
4。在沟槽栅极5和面对沟槽栅极5的沟槽发射极6
‑
1之间，形成n+型空穴阻挡层12。由沟槽栅极5和沟槽发射极6
‑
1包围的部分是IGBT的工作区域，即有源单元区AC。
[0033]在有源单元区AC中，沟槽发射极6
‑
1通过接触孔连接到发射极1。发射极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底，具有第一表面和与所述第一表面相对的第二表面；以及第一导电类型的漂移层，形成在所述半导体衬底上，其中所述半导体衬底具有第一有源单元区和第二有源单元区，以及在所述第一有源单元区与所述第二有源单元区之间的无源单元区，其中所述第一有源单元区和所述第二有源单元区中的每一者包括：沟槽栅极，形成在所述第一表面侧上；第一沟槽发射极，与所述沟槽栅极邻近地形成在所述第一表面侧上；所述第一导电类型的第一空穴阻挡层，形成在所述漂移层的上部并且在所述沟槽栅极和所述第一沟槽发射极之间；第二导电类型的基极层，形成在所述第一空穴阻挡层的上部并且与所述沟槽栅极接触，所述第二导电类型与所述第一导电类型相反；所述第一导电类型的发射极层，形成在所述基极层的上部并且与所述沟槽栅极接触；以及所述第二导电类型的防闩锁层，形成在所述第一空穴阻挡层的上部并且与所述第一沟槽发射极接触，其中所述无源单元区包括：第二沟槽发射极，与所述第一有源单元区的所述沟槽栅极邻近地形成在所述第一表面侧上；以及所述第二导电类型的第一浮置层，形成在所述第一有源单元区的所述沟槽栅极和所述第二沟槽发射极之间。2.根据权利要求1所述的半导体器件，其中所述第一浮置层也形成在所述第二沟槽发射极和所述第二有源单元区的所述第一沟槽发射极之间。3.根据权利要求2所述的半导体器件，其中所述无源单元区还包括形成在所述第一表面侧上的第三沟槽发射极和第四沟槽发射极，其中所述沟槽栅极以及所述第一沟槽发射极和所述第二沟槽发射极在平面图中沿第一方向延伸，其中所述第三沟槽发射极和所述第四沟槽发射极在平面图中沿垂直于所述第一方向的第二方向延伸，并且其中所述第二沟槽发射极和所述第二有源单元区的所述第一沟槽发射极连接到所述第三沟槽发射极和所述第四沟槽发射极，以便在平面图中形成正方形。4.根据权利要求1所述的半导体器件，其中所述第二沟槽发射极与所述第一有源单元区的所述沟槽栅极之间的距离短于所述第二沟槽发射极与所述第二有源单元区的所述第一沟槽发...

【专利技术属性】
技术研发人员：长田尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：