半导体器件制造技术

本公开涉及一种半导体器件。该半导体器件包括：半导体衬底、各自从半导体衬底的上表面形成的第一源极区域和第一漏极区域、经由第一栅极介电膜在半导体衬底上形成的在第一源极区域与第一漏极区域之间的第一栅极电极、在栅极长度方向上在半导体衬底的上表面中形成的在第一栅极介电膜与第一漏极区域之间的第一沟槽、在栅极长度方向上在半导体衬底的上表面中形成的在栅极介电膜与第一漏极区域之间的比第一沟槽浅的第二沟槽，以及嵌入第一沟槽和第二沟槽中的第一介电膜。第一沟槽和第二沟槽在栅极宽度方向上彼此接触。在栅极宽度方向上彼此接触。在栅极宽度方向上彼此接触。

【技术实现步骤摘要】
半导体器件


[0001]本专利技术涉及半导体器件，并且适用于例如具有场效应晶体管的半导体器件，该场效应晶体管在半导体衬底的表面中的沟槽中在源极与漏极之间具有介电膜。

技术介绍

[0002]作为MOSFET(金属氧化物半导体场效应晶体管)中的一个，LDMOSFET(横向扩散的MOSFET、横向扩散MOSFET、LDMISFET，下文中简称为“LDMOS”)是已知的。
[0003]下面列出了公开的技术。
[0004][非专利文献1]F.Jin等人的“Best
‑
in
‑
class LDMOS with ultra
‑
shallow trench isolation and p
‑
buried layer from 18V to 40V in0.18μm BCD technology”，2017年第29届功率半导体器件和IC国际研讨会(ISPSD)，2017年，第295
‑
298页
[0005]非专利文献1公开了一种LDMOS，其具有形成在同一芯片上并且与深STI分开形成的相对较浅STI(浅沟槽隔离)。

技术实现思路

[0006]在相对较高耐压的LDMOS中，可以设想在偏移层中放置STI(浅沟槽隔离)，并且采用栅极电极骑在其上面的结构。虽然这种结构易于耐压设计，但在低电阻方面通常是不利的，因为由于STI的存在，偏移层中的电流路径变得更长。特别地，LDMOS的耐压越低，电流路径在导通状态下对偏移层电阻的影响越大。此外，有必要避免制造过程的复杂化。因此，需要实现低成本、低导通电阻的高性能LDMOS。
[0007]从本说明书和附图的描述中，其他对象和新颖特征将变得明显。
[0008]以下将简要描述本申请中公开的实施例中的典型实施例。
[0009]根据一个实施例的一种半导体器件包括：具有第一区域的半导体衬底、具有第一导电类型并且从半导体衬底的上表面形成在第一区域中的预定深度之上的第一半导体区域、各自具有不同于第一导电类型的第二导电类型并且每个从半导体衬底的上表面形成到比第一半导体区域浅的深度的第一源极区域和第一漏极区域、经由第一栅极介电膜形成在设置有第一半导体区域的半导体衬底上并且在半导体衬底上形成在第一源极区域与第一漏极区域之间的第一栅极电极、在第一栅极电极的栅极长度方向上在半导体衬底的上表面中形成在第一栅极介电膜与第一漏极区域之间的第一沟槽、在第一栅极电极的栅极长度方向上在半导体衬底的上表面中形成在栅极介电膜与第一漏极区域之间并且比第一沟槽浅的第二沟槽、以及嵌入第一沟槽和第二沟槽中的第一介电膜，并且第一沟槽和第二沟槽在第一栅极电极的栅极宽度方向上彼此接触。
附图说明
[0010]图1是根据本实施例的半导体器件的平面图；
[0011]图2是根据本实施例的半导体器件的透视图；
[0012]图3是沿着图1的A
‑
A线的截面图；
[0013]图4是沿着图1的B
‑
B线的截面图；
[0014]图5是示出被包括在作为根据本实施例的半导体器件的LDMOS中的沟槽的示例的截面图；
[0015]图6是根据本实施例的第一修改示例的半导体器件的平面图；
[0016]图7是根据本实施例的第一修改示例的半导体器件的透视图；
[0017]图8是根据本实施例的第二修改示例的半导体器件的平面图；
[0018]图9是根据本实施例的第二修改示例的半导体器件的透视图；以及
[0019]图10是比较半导体器件的透视图。
具体实施方式
[0020]在以下实施例中，当为了方便而需要时，将通过划分成多个部分或实施例来进行描述，但除非特别说明，否则它们彼此不独立，并且一个部分或实施例与另一部分或实施例的部分或全部的修改示例、细节、补充描述等相关。此外，在以下实施例中，元素的数目等(包括数、数目、数量、范围等)不限于所述数目，除非其被特别指定或其在原则上明显限于特定数目，而是，元素的数目等(包括数、数目、数量、范围等)可以等于或大于所述数目，或者可以等于或小于所述数目。
[0021]此外，在以下实施例中，构成元素(包括元素步骤等)不一定是必需的，除非它们被具体指定、它们被认为在原则上明显必需等。类似地，在以下实施例中，当参考组件等的形状、位置关系等时，假定形状等基本上接近或类似于这些形状等，除非它们被具体指定和它们被认为在原则上明显等。这同样适用于上述数值和范围。
[0022]在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上不重复对相同或类似部分的描述。
[0023]此外，附图标记“‑”和“+”表示n型或p型杂质的相对浓度，例如，在n型杂质的情况下，杂质浓度以“n
‑”、“n”、“n
+”的顺序增加。
[0024]半导体器件的结构
[0025]下文中，将参考图1至图5描述本实施例的半导体器件的结构。图1是示出根据本实施例的半导体器件的平面图。图2是示出根据本实施例的半导体器件的透视图，并且是图中虚线所示区域的透视图。图3是示出根据本实施例的半导体器件的截面图，并且是沿着图1的A
‑
A线的截面图。图4是示出根据本实施例的半导体器件的截面图，并且是沿着图1的B
‑
B线的截面图。根据本实施例的半导体器件是具有n沟道型LDMOS晶体管的半导体器件。顺便提及，LDMOS晶体管(场效应晶体管)有时被称为横向功率MOSFET。LDMOS以例如12V至80V被驱动。
[0026]如图3所示，根据本实施例的半导体器件形成在半导体衬底SB上，半导体衬底SB包括支撑衬底NSB和在支撑衬底NSB上的外延层(半导体层)PL。支撑衬底NSB是n
+
型半导体衬底，并且外延层PL是p型半导体层。支撑衬底NSB和外延层PL由例如Si(硅)制成。
[0027]在图1中，省略了层间介电膜、侧壁和布线等的图示。在图2中，省略了接触插塞、层间介电膜、栅极介电膜、元件隔离区域、侧壁和布线等的图示。在图3和图4中，省略了接触插
塞、层间介电膜、侧壁和布线等的图示。图1所示的结构示出了LDMOS的一个单位单元的1/2，并且具有线对称性的类似结构形成在图1所示的结构的下侧。即，在平面图中，源极区域SR、体接触区域BR和栅极电极GE具有围绕漏极区域DR的矩形环形结构。类似地，在平面图中，由沟槽D1和D2形成的沟槽具有围绕漏极区域DR的长方形环形结构。
[0028]在图1中，元件隔离区域EI以及在栅极电极GE下方的沟槽D1和D2通过栅极电极GE示出。此外，在图1，在元件隔离区域EI下方的沟槽D2与D1之间的边界线(轮廓)通过元件隔离区域E1示出。此外，在图1中，示出了半导体区域(阱)在半导体衬底SB中形成在栅极电极GE和元件隔离区域EI中的每个正下方。此外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底，具有第一区域；第一半导体区域，具有第一导电类型，所述第一半导体区域从所述半导体衬底的上表面形成在所述第一区域中的预定深度之上；第一源极区域和第一漏极区域，各自具有不同于所述第一导电类型的第二导电类型，所述第一源极区域和所述第一漏极区域中的每一者从所述半导体衬底的所述上表面形成到比所述第一半导体区域浅的深度；第一栅极电极，经由第一栅极介电膜形成在设置有所述第一半导体区域的所述半导体衬底上，所述第一栅极电极在所述半导体衬底上形成在所述第一源极区域与所述第一漏极区域之间；第一沟槽，在所述第一栅极电极的栅极长度方向上，在所述半导体衬底的所述上表面中、形成在所述第一栅极介电膜与所述第一漏极区域之间；第二沟槽，在所述第一栅极电极的所述栅极长度方向上，在所述半导体衬底的所述上表面中、形成在所述栅极介电膜与所述第一漏极区域之间，所述第二沟槽比所述第一沟槽浅；以及第一介电膜，嵌入所述第一沟槽和所述第二沟槽中，其中所述第一沟槽和所述第二沟槽在所述第一栅极电极的栅极宽度方向上彼此接触。2.根据权利要求1所述的半导体器件，包括：导电膜，形成在所述第一介电膜上，所述导电膜从所述第一栅极电极延伸，其中所述导电膜电连接到所述第一栅极电极，并且其中在平面图中，所述导电膜在所述第一漏极区域侧的一侧在所述第一沟槽和所述第二沟槽之上线性延伸。3.根据权利要求1所述的半导体器件，其中所述第一沟槽和所述第二沟槽在所述栅极宽度方向上交替布置。4.根据权利要求1所述的半导体器件，包括：所述半导体衬底的第二区域，所述第二区域不同于所述第一区域；第二半导体区域，具有所述第一导电类型，所述第二半导体区域从所述半导体衬底的所述上表...

【专利技术属性】
技术研发人员：永久克己，酒井敦，后藤洋太郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：