一种集成电路芯片中单个三极管界面态缺陷的提取方法技术

本发明专利技术公开了一种集成电路芯片中单个三极管界面态缺陷的提取方法，包括以下步骤：步骤10，获取双极型集成电路芯片的裸芯片，刻蚀裸芯片的钝化层和氧化层并确定目标三极管；步骤20，通过微纳探针对目标三极管进行测试，获得电容

【技术实现步骤摘要】
一种集成电路芯片中单个三极管界面态缺陷的提取方法


[0001]本专利技术属于半导体材料与器件
，具体涉及一种集成电路芯片中单个三极管界面态缺陷的提取方法。

技术介绍

[0002]目前普遍应用于各领域的硅基集成电路，大多是由双极工艺、CMOS工艺以及BiCMOS工艺制造。硅基集成电路在制造或者应用过程中，受温度应力、电场应力或者暴露于辐射环境时，会在集成电路单个器件中引入界面态缺陷，造成整个芯片性能的衰减和退化，甚至失效。界面态是指存在于氧化层或钝化层中但非常接近Si
‑
SiO2界面，能量处于硅禁带中可以与价带或者导带方便交换电荷的陷阱能级或者电荷态。界面态对双极型三极管的影响为基极电流上升，电流增益减小，漏电流增大；对MOS器件的主要影响为阈值电压的漂移和泄漏电流增加，界面态缺陷会显著降低晶体管沟道迁移率。因此，研究集成电路芯片中单个器件的界面态对降低集成电路芯片的失效率、提高可靠性具有重要的意义。
[0003]目前针对MOS器件的界面态提取方法已经较为成熟，如基于电流
‑
电压(I
‑
V)曲线的中带电压法、亚阈值摆幅法；基于电容
‑
电压(C
‑
V)曲线的准静态法、高频法、电荷泵法等。但对于双极型三极管而言，提取界面态的方法通常采用深能级瞬态谱(DLTS)或者通过构建栅控晶体管GLPNP后采用MOS器件的中带电压法测试。DLTS测试成本较高，且测试精度受衬底掺杂浓度的限制，不能很准确的提取集成电路芯片中单个三极管的界面态。而在集成电路中构建栅控晶体管，工艺实施难度大，可控性和一致性差。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种集成电路芯片中单个三极管界面态缺陷的提取方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]一种集成电路芯片中单个三极管界面态缺陷的提取方法，包括以下步骤：
[0006]步骤10，获取对双极型集成电路芯片的裸芯片，刻蚀所述裸芯片的钝化层和氧化层至预设厚度，并确定目标三极管；
[0007]步骤20，通过微纳探针对所述目标三极管进行测试，获得电容
‑
电压曲线，并确定所述目标三极管的开启电压V
t
；所述开启电压V
t
为积累区和耗尽区的交界处的电压值；
[0008]步骤30，以所述开启电压V
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压测试所述目标三极管的电容
‑
频率曲线和电阻
‑
频率曲线，并将所述电容
‑
频率曲线中的电容最大值作为半导体电容值C
s
；所述多个不同的测试直流偏置电压为所述起始直流偏置电压与所述电容
‑
电压曲线中耗尽区的多个电压值的多个预设比例递增值之和；
[0009]步骤40，根据所述电容
‑
频率曲线的每个电容值、所述电阻
‑
频率曲线的每个电阻值以及所述半导体电容值C
s
确定R
p
f的值，并确定R
p
f曲线；
[0010]步骤50，对所述R
p
f曲线进行非线性拟合，确定界面态陷阱时常数τ
it
和界面态陷阱浓度D
it
，并根据界面态陷阱时常数τ
it
计算界面态陷阱能级E
it
。
[0011]在本专利技术的一个实施例中，所述步骤10包括：
[0012]步骤11，通过红外光波段的气体激光器释放激光切割双极型集成电路芯片的封装外壳，对所述双极型集成电路芯片进行开盖处理，获得外露的裸芯片；
[0013]步骤12，通过反应离子蚀刻干法各向同性刻蚀所述裸芯片的钝化层和氧化层；
[0014]步骤13，通过聚焦离子束切割刻蚀后的裸芯片的金属引线截面，通过场发射电子显微镜观察金属引线截面的钝化层和氧化层的总厚度是否达到预设厚度；
[0015]若否，则重复步骤12直至金属引线截面的钝化层和氧化层的总厚度达到预设厚度；
[0016]步骤14，根据所述双极型集成电路芯片的集成电路版图确定目标三极管。
[0017]在本专利技术的一个实施例中，所述步骤12中，刻蚀气体为CF4和O2混合气体，其配比为1～3:1；刻蚀功率为60W～100W，刻蚀压力为250Mtorr～350MTorr，刻蚀时间为30s～180s；
[0018]所述预设厚度为0.8μm～1.5μm。
[0019]在本专利技术的一个实施例中，所述步骤20包括：
[0020]步骤21，将微纳探针与所述目标三极管的金属电极连接；
[0021]步骤22，设置测试参数，对所述目标三极管进行测试，获得电容
‑
电压曲线；
[0022]步骤23，将所述电容
‑
电压曲线上积累区和耗尽区的交界处的电压值作为开启电压V
t
。
[0023]在本专利技术的一个实施例中，所述步骤22中的测试参数包括：测试电平值为30mVrms～50mVrms，测试频率为50KHz、100KHz、500KHz、1MHz，扫描电压为
‑
10V～10V。
[0024]在本专利技术的一个实施例中，所述步骤30包括：
[0025]步骤31，以所述开启电压V
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压，在预设测试频率区间内测试所述目标三极管的电容
‑
频率曲线和电阻
‑
频率曲线；
[0026]所述多个不同的测试直流偏置电压为所述电容
‑
电压曲线中耗尽区的多个电压值的多个预设比例的递增值的每个递增值与所述起始直流偏置电压之和；
[0027]步骤32，将所述电容
‑
频率曲线中的电容最大值作为半导体电容值C
s
。
[0028]在本专利技术的一个实施例中，所述R
p
f的值的计算公式为：
[0029][0030]其中f为测试频率，C
m
表示所述电容
‑
频率曲线的电容值，R
m
表示所述电阻
‑
频率曲线的电阻值。
[0031]8、根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤50包括：
[0032]步骤51，将R
p
f的值和f分别作为因变量和自变量，界面态陷阱时常数τ
it
和界面态陷阱浓度D
it
作为拟合参数，通过对所述R
p
f曲线进行非线性拟合，获得拟合曲线；其中，q为电子电量；
[0033]步骤52，在拟合曲线的R
p
f最小值处确定界面态陷阱浓本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，包括以下步骤：步骤10，获取双极型集成电路芯片的裸芯片，刻蚀所述裸芯片的钝化层和氧化层至预设厚度，并确定目标三极管；步骤20，通过微纳探针对所述目标三极管进行测试，获得电容
‑
电压曲线，并确定所述目标三极管的开启电压V
t
；所述开启电压V
t
为积累区和耗尽区的交界处的电压值；步骤30，以所述开启电压V
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压测试所述目标三极管的电容
‑
频率曲线和电阻
‑
频率曲线，并将所述电容
‑
频率曲线中的电容最大值作为半导体电容值C
s
；所述多个不同的测试直流偏置电压为所述起始直流偏置电压与所述电容
‑
电压曲线中耗尽区的多个电压值的多个预设比例递增值之和；步骤40，根据所述电容
‑
频率曲线的每个电容值、所述电阻
‑
频率曲线的每个电阻值以及所述半导体电容值C
s
确定R
p
f的值，并确定R
p
f曲线；步骤50，对所述R
p
f曲线进行非线性拟合，确定界面态陷阱时常数τ
it
和界面态陷阱浓度D
it
，并根据界面态陷阱时常数τ
it
计算界面态陷阱能级E
it
。2.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤10包括：步骤11，通过红外光波段的气体激光器释放激光切割双极型集成电路芯片的封装外壳，对所述双极型集成电路芯片进行开盖处理，获得外露的裸芯片；步骤12，通过反应离子蚀刻干法各向同性刻蚀所述裸芯片的钝化层和氧化层；步骤13，通过聚焦离子束切割刻蚀后的裸芯片的金属引线截面，通过场发射电子显微镜观察金属引线截面的钝化层和氧化层的总厚度是否达到预设厚度；若否，则重复步骤12直至金属引线截面的钝化层和氧化层的总厚度达到预设厚度；步骤14，根据所述双极型集成电路芯片的集成电路版图确定目标三极管。3.根据权利要求2所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤12中，刻蚀气体为CF4和O2混合气体，其配比为1～3:1；刻蚀功率为60W～100W，刻蚀压力为250Mtorr～350MTorr，刻蚀时间为30s～180s；所述预设厚度为0.8μm～1.5μm。4.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤20包括：步骤21，将微纳探针与所述目标三极管的金属电极连接；步骤22...

【专利技术属性】
技术研发人员：张茂林，陶仁贤，李腾飞，张乐君，闫养希，张东岩，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：