半导体存储装置制造方法及图纸

实施方式提供一种良好地进行动作的半导体存储装置。实施方式的半导体存储装置具备在第1方向上交替地排列的多个第1存储器层及多个第2存储器层。多个第1、2存储器层具备多个存储器串、及共通连接于这些存储器串的第1配线。多个第1、2存储器层具备：信号放大电路，电连接于第1配线；第2配线，连接于信号放大电路；第1开关晶体管，连接于第2配线；第3配线，经由第1开关晶体管而电连接于第2配线；及第4配线，不经由第1开关晶体管而电连接于第2配线。半导体存储装置具备：多个第1通孔接触电极，沿第1方向延伸且连接于多个第1存储器层中的第3配线；及多个第2通孔接触电极，沿第1方向延伸且连接于多个第2存储器层中的第4配线。于多个第2存储器层中的第4配线。于多个第2存储器层中的第4配线。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请的交叉参考][0002]本申请享有以日本专利申请2022
‑
046554号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知有在与衬底的表面交叉的方向上将多个存储单元积层所得的半导体存储装置。

技术实现思路

[0005]本专利技术要解决的问题在于提供一种良好地进行动作的半导体存储装置。
[0006]一实施方式的半导体存储装置具备衬底、以及在与衬底的表面交叉的第1方向上交替地排列的多个第1存储器层及多个第2存储器层。衬底具备：多个局部块区域，沿与第1方向交叉的第2方向排列；及接线区域，相对于多个局部块区域排列在第2方向上。在多个局部块区域中，多个第1存储器层及多个第2存储器层分别具备：多个存储器串，沿第2方向延伸，且沿与第1方向及第2方向交叉的第3方向排列；及第1配线，沿第3方向延伸，且共通连接于多个存储器串。在接线区域中，多个第1存储器层及多个第2存储器层分别具备：信号放大电路，电连接于第1配线；第2配线，连接于信号放大电路；第1开关晶体管，连接于第2配线；第3配线，经由第1开关晶体管而电连接于第2配线；及第4配线，不经由第1开关晶体管而电连接于第2配线。接线区域具备：多个第1通孔接触电极，沿第1方向延伸，且连接于多个第1存储器层中的第3配线；及多个第2通孔接触电极，沿第1方向延伸，且连接于多个第2存储器层中的第4配线。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
[0008]图2是表示该半导体存储装置的一部分构成的示意性俯视图。
[0009]图3是表示该半导体存储装置的一部分构成的示意性立体图。
[0010]图4是表示该半导体存储装置的一部分构成的示意性电路图。
[0011]图5是将图2的A所示的部分放大表示的示意性俯视图。
[0012]图6是将图5的B所示的部分放大表示的示意性俯视图。
[0013]图7是将图2的C1所示的部分放大表示的示意性俯视图。
[0014]图8是将图7所示的结构沿着D
‑
D
′
线切断并沿着箭头方向观察所得的示意性剖视图。
[0015]图9是将图7所示的结构沿着E
‑
E
′
线切断并沿着箭头方向观察所得的示意性剖视
图。
[0016]图10是将图2的C2所示的部分放大表示的示意性俯视图。
[0017]图11是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
[0018]图12是用于对该半导体存储装置的一部分构成进行说明的示意性电路图。
[0019]图13是用于对该半导体存储装置的一部分构成进行说明的示意性俯视图。
[0020]图14是用于对该半导体存储装置的一部分构成进行说明的示意性俯视图。
[0021]图15是表示该半导体存储装置的一部分构成的示意性电路图。
[0022]图16是表示该半导体存储装置的一部分构成的示意性电路图。
[0023]图17是用于对该半导体存储装置的读出动作进行说明的示意性时序图。
[0024]图18是用于对该读出动作进行说明的示意性电路图。
[0025]图19是用于对该读出动作进行说明的示意性电路图。
[0026]图20是用于对该读出动作进行说明的示意性电路图。
[0027]图21是用于对该读出动作进行说明的示意性电路图。
[0028]图22是用于对该读出动作进行说明的示意性电路图。
[0029]图23是用于对该读出动作进行说明的示意性电路图。
[0030]图24是用于对该读出动作进行说明的示意性电路图。
[0031]图25是用于对该读出动作进行说明的示意性电路图。
[0032]图26是用于对该读出动作进行说明的示意性电路图。
[0033]图27是用于对该读出动作进行说明的示意性电路图。
[0034]图28是用于对该读出动作进行说明的示意性电路图。
[0035]图29是用于对该读出动作进行说明的示意性电路图。
[0036]图30是用于对该读出动作进行说明的示意性电路图。
[0037]图31是用于对该读出动作进行说明的示意性电路图。
[0038]图32是用于对该读出动作进行说明的示意性电路图。
[0039]图33是用于对该读出动作进行说明的示意性电路图。
[0040]图34是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
[0041]图35是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
[0042]图36是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
[0043]图37是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
[0044]图38是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
[0045]图39是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
具体实施方式
[0046]接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并非意图限定本专利技术而示出。另外，以下的附图是示意图，为了便于说明，有时省略一部分构成等。另外，有时对关于多个实施方式共通的部分标注相同符号，并省略说明。
[0047]另外，在本说明书中，当我们说“半导体存储装置”时，既有指存储器裸片的情况，也有指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统的情况。进而，还有指智能手机、平板终端、个人计算机等包含主机的构成的情况。
[0048]另外，在本说明书中，当我们说第1构成“电连接”于第2构成时，既可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接时，即使第2个晶体管为断开状态，第1个晶体管也“电连接”于第3个晶体管。
[0049]另外，在本说明书中，当我们说在第2构成与第3构成之“间连接着”第1构成时，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
[0050]另外，在本说明书中，当我们说电路等使2个配线等“导通”时，例如，有时指该电路等包含晶体管等，该晶体管等设置在2个配线间的电流路径中，且该晶体管等为接通状态。
[0051]另外，在本说明书中，将相对于衬底的上表面平行的规定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备衬底、以及在与所述衬底的表面交叉的第1方向上交替地排列的多个第1存储器层及多个第2存储器层，所述衬底具备：多个局部块区域，沿与所述第1方向交叉的第2方向排列；及接线区域，相对于所述多个局部块区域排列在所述第2方向上；在所述多个局部块区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：多个存储器串，沿所述第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列；及第1配线，沿所述第3方向延伸，且共通连接于所述多个存储器串；在所述接线区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：信号放大电路，电连接于所述第1配线；第2配线，连接于所述信号放大电路；第1开关晶体管，连接于所述第2配线；第3配线，经由所述第1开关晶体管而电连接于所述第2配线；及第4配线，不经由所述第1开关晶体管而电连接于所述第2配线；且所述接线区域具备：多个第1通孔接触电极，沿所述第1方向延伸，且连接于所述多个第1存储器层中的所述第3配线；及多个第2通孔接触电极，沿所述第1方向延伸，且连接于所述多个第2存储器层中的所述第4配线。2.根据权利要求1所述的半导体存储装置，其中与所述多个第1存储器层对应的多个所述第1开关晶体管、及与所述多个第2存储器层对应的多个所述第1开关晶体管分别具备第1半导体层，所述接线区域具备沿所述第1方向延伸的第1通孔电极，且所述第1通孔电极与所述多个第1存储器层中包含的多个所述第1半导体层、及所述多个第2存储器层中包含的多个所述第1半导体层对向。3.根据权利要求1所述的半导体存储装置，其中在所述接线区域中，所述多个第1存储器层及所述多个第2存储器层分别具备连接于所述第2配线的第2开关晶体管，多个所述第3配线不经由所述第2开关晶体管而电连接于所述第2配线，且多个所述第4配线经由所述第2开关晶体管而电连接于所述第2配线。4.根据权利要求3所述的半导体存储装置，其中与所述多个第1存储器层对应的多个所述第2开关晶体管、及与所述多个第2存储器层对应的多个所述第2开关晶体管分别具备第2半导体层，所述接线区域具备沿所述第1方向延伸的第2通孔电极，且所述第2通孔电极与所述多个第1存储器层中包含的多个所述第2半导体层、及所述多个第2存储器层中包含的多个所述第2半导体层对向。5.根据权利要求1所述的半导体存储装置，其具备供给第1电压的第1电压供给线，
与所述多个第1存储器层对应的多个所述信号放大电路、及与所述多个第2存储器层对应的多个所述信号放大电路分别具备：第5配线，电连接于所述第1配线；第1晶体管，电连接于所述第5配线与所述第2配线之间；第2晶体管，电连接于所述第2配线与所述第1电压供给线之间；第3晶体管，电连接于所述第2晶体管与所述第1电压供给线之间；及第4晶体管，电连接于所述第5配线与所述第1电压供给线之间；且所述第5配线连接于所述第3晶体管的栅极电极。6.根据权利要求5所述的半导体存储装置，其中所述多个局部块区域分别具备第6配线，且所述多个存储器串分别具备：多个存储单元，串联连接；第1选择晶体管，电连接于所述多个存储单元与所述第1配线之间；及第2选择晶体管，电连接于所述多个存储单元与所述第6配线之间。7.根据权利要求6所述的半导体存储装置，其具备：第2电压供给线，供给比所述第1电压大的第2电压；第5晶体管，电连接于所述第2电压供给线与所述多个第1通孔接触电极中的一个之间；及第6晶体管，电连接于所述第2电压供给线与所述多个第2通孔接触电极中的一个之间。8.根据权利要求7所述的半导体存储装置，其中在读出动作中的第1时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，在所述第1时点之后的第2时点，对所述第5晶体管的栅极电极供给使所述第5晶体管为接通状态的电压，在所述第2时点之后的第3时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压，在所述第3时点之后的第4时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，在所述第4时点之后的第5时点，对所述第6晶体管的栅极电极供给使所述第6晶体管为接通状态的电压，在所述第5时点之后的第6时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压。9.根据权利要求8所述的半导体存储装置，其中从所述第1时点到所述第3时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为接通状态的电压，在所述第4时点，所述第1开关晶体管处于栅极电极被供给使所述第1开关晶体管为断开状态的电压的状态。10.根据权利要求8所述的半导体存储装置，其中在所述第3时点之后的第7时点，与所述多个第1存储器层的至少1个对应的数据被传输
到第1位线，在所述第7时点之后的第8时点，对所述第1位线供给第3电压，在所述第3时点之后且所述第4时点之前的第9时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为断开状态的电压，在所述第9时点之后且所述第8时点之前的第10时点，对所述第1选择晶体管的栅极电极供给使所述第1选择晶体管为接通状态的电压。11.根据权利要求1所述的半导体存储装置，其中所述多个存储器串分别具备：第3半导体层，沿所述第2方向延伸；第3通孔电极，在所述第3方向上与所述第3半导体层对向，且沿所述第1方向延伸；及电荷储存层，设置在所述第3半导体层与所述第3通孔电极之间。12.根据权利要求1所述的半导体存储装置，其中在所述衬底、以及所述多个第1存储器层及所述多个第2存储器层中还具备沿所述第1方向排列的晶体管层，所述...

【专利技术属性】
技术研发人员：渡部忠兆，松尾浩司，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：