半导体集成电路装置制造方法及图纸

半导体集成电路装置包括具有鳍式FET的多个单元。构成鳍式FET的多个鳍(21A、21B、22A、22B)沿X方向延伸，并且布置于在Y方向上等间距分布的假想网格线(GL)上。单元包括埋入式电源布线(11A、11B、12A、12B)。Y方向上的尺寸较大的单元包括宽度较大的埋入式电源布线(11B、12B)。埋入式电源布线(11A、11B、12A、12B)在Y方向上的中央位置位于假想网格线(GL)上，或者，位于相邻的假想网格线之间的中央位置上。位于相邻的假想网格线之间的中央位置上。位于相邻的假想网格线之间的中央位置上。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置


[0001]本公开涉及一种包括标准单元的半导体集成电路装置。

技术介绍

[0002]作为将半导体集成电路形成在半导体衬底上的方法，已知有标准单元方式。标准单元方式是指：通过事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，将多个标准单元布置在半导体衬底上，再用布线将这些标准单元连接起来，来设计LSI(大规模集成电路)芯片。
[0003]为了实现半导体集成电路装置的高度集成化，提出了以下技术方案：在标准单元中使用设置于埋入式布线(Buried Interconnect)层的电源布线即埋入式电源布线(BPR：Buri ed Power Rail)，而不使用像现有那样的设置在形成于晶体管的上层的金属布线层的电源布线。
[0004]在专利文献1中公开了以下结构：在由标准单元构成的块中，由埋入式电源布线构成电源布线，将晶体管的源极与该埋入式电源布线连接起来，进而将它们与设置于上层布线层的电源布线连接起来。
[0005]专利文献1：美国专利申请公开第2019/0080969号说明书(图1E)

技术实现思路

[0006]‑
专利技术要解决的技术问题
‑
[0007]埋入式电源布线是将电源布线埋入衬底中而形成的，所以不能在有晶体管的源极、漏极以及沟道存在的区域形成埋入式电源布线。另一方面，埋入式电源布线必须具备充分的对晶体管电流供给能力。此外，有时，为了抑制制造偏差，微细工艺中的鳍式FET(Field Effect Transi stor：场效应晶体管)、纳米片FET等晶体管的尺寸或布置位置会受到限制。
[0008]本公开的目的在于：在使用埋入式电源布线的半导体集成电路装置中，在不妨碍有规律地布置鳍式FET的情况下，便能够布置具有充分的布线宽度的埋入式电源布线。
[0009]‑
用于解决技术问题的技术方案
‑
[0010]在本公开的各方面以一种半导体集成电路装置为对象，该半导体集成电路装置包括具有鳍式FET(Field Effect Transistor)的多个标准单元，构成所述鳍式场效应晶体管的多个鳍分别沿第一方向延伸，并且布置于在第二方向上等间距分布的假想网格线上，该第二方向垂直于所述第一方向，多个所述标准单元包括第一标准单元和第二标准单元，该第二标准单元在所述第二方向上的尺寸比所述第一标准单元在所述第二方向上的尺寸大，所述第一标准单元包括沿所述第一方向延伸的第一埋入式电源布线，所述第二标准单元包括第二埋入式电源布线，该第二埋入式电源布线沿所述第一方向延伸，该第二埋入式电源布线在所述第二方向上的尺寸比所述第一埋入式电源布线在所述第二方向上的尺寸大，所述第一埋入式电源布线及所述第二埋入式电源布线在所述第二方向上的中央的位置位于所述假想网格线上，或者，相邻的所述假想网格线之间的中央位置上。
[0011]根据上述方面，在半导体集成电路装置中，构成鳍式FET的多个鳍沿第一方向延伸，并且布置于在第二方向上等间距分布的假想网格线上。第一标准单元及第二标准单元包括埋入式电源布线，在第二方向上的尺寸较大的第二标准单元包括在第二方向上的尺寸较大的埋入式电源布线。由此而能够充分地得到对鳍式FET的电流供给能力。并且，第一标准单元及第二标准单元所包括的埋入式电源布线在第二方向上的中央位置位于假想网格线上，或者，相邻的假想网格线之间的中央位置上。这样一来，在不妨碍有规律地布置鳍式FET的情况下，便能够布置具有充分的布线宽度的埋入式电源布线。
[0012]‑
专利技术的效果
‑
[0013]根据本公开，在半导体集成电路装置中，在不妨碍有规律地布置鳍式FET的情况下，便能够布置具有充分的布线宽度的埋入式电源布线。
附图说明
[0014]图1(a)、(b)是俯视图，示出构成实施方式所涉及的半导体集成电路装置的反相器单元的版图结构；
[0015]图2(a)、(b)是图1所示的反相器单元的剖面构造；
[0016]图3(a)、(b)是俯视图，示出构成实施方式所涉及的半导体集成电路装置的二输入NAND单元的版图结构；
[0017]图4(a)是反相器单元的电路图，(b)是二输入NAND单元的电路图；
[0018]图5是实施方式所涉及的半导体集成电路装置的电路块的构成例；
[0019]图6是图5的局部放大图；
[0020]图7是俯视图，示出构成实施方式所涉及的半导体集成电路装置的反相器单元的另一版图结构。
具体实施方式
[0021]下面，参照附图对实施方式进行说明。在以下实施方式中，半导体集成电路装置包括多个标准单元(在本说明书中也适当地简称为单元)，该多个标准单元中的至少一部分标准单元包括鳍式FET(Field Effect Transistor)。
[0022]在本公开中，“VDD”和“VSS”表示电源电压或电源本身。在以下说明中，在图1等俯视图中，将图面横向设为X方向(相当于第一方向)，将图面纵向设为Y方向(相当于第二方向)，将垂直于衬底面的方向设为Z方向。
[0023](第一实施方式)
[0024]图1是俯视图，示出构成本实施方式所涉及的半导体集成电路装置的标准单元的版图结构之例。图1(a)、(b)都是反相器单元。图2是示出图1所示的单元的剖面结构的图，图2(a)是沿图1(a)的线A
‑
A
’
剖开的剖视图，图2(b)是沿图1(a)的线B
‑
B
’
剖开的剖视图。
[0025]图3是俯视图，示出构成本实施方式所涉及的半导体集成电路装置的另一标准单元的版图结构之例。图3(a)、(b)都是二输入NAND单元。
[0026]图4表示单元的电路图，图4(a)是图1所示的反相器单元的电路图，图4(b)是图3所示的二输入NAND单元的电路图。
[0027]图1所示的反相器单元和图3所示的二输入NAND单元都具有鳍式FET，构成鳍式FET
的多个鳍分别沿X方向延伸。多个鳍的宽度即Y方向上的尺寸相同(设为Wf)，布置于在Y方向上等间距分布的假想网格线GL(用细虚线图示)上。假想网格线GL的间距为Pg。也就是说，多个鳍以间距Pg布置。
[0028]在图1(a)所示的反相器单元和图3(a)所示的二输入NAND单元中，构成鳍式FET的鳍的个数为二，单元高度为Pg
×
8。在图1(b)所示的反相器单元和图3(b)所示的二输入NAND单元中，构成鳍式FET的鳍的个数为三，单元高度为Pg
×
11。鳍式FET的驱动能力根据构成鳍式FET的鳍的个数而变化。
[0029]对图1和图2所示的反相器单元的版图结构进行说明。
[0030]在图1(a)所示的反相器单元中，在Y方向的两端分别设置有沿X方向延伸的电源布线11A、12A。电源布线11A、12A均为形成于埋入式布线层的埋入式本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路装置，其包括具有鳍式场效应晶体管的多个标准单元，其特征在于：构成所述鳍式场效应晶体管的多个鳍分别沿第一方向延伸，并且布置于在第二方向上等间距分布的假想网格线上，该第二方向垂直于所述第一方向，多个所述标准单元包括第一标准单元和第二标准单元，该第二标准单元在所述第二方向上的尺寸比所述第一标准单元在所述第二方向上的尺寸大，所述第一标准单元包括沿所述第一方向延伸的第一埋入式电源布线，所述第二标准单元包括第二埋入式电源布线，该第二埋入式电源布线沿所述第一方向延伸，该第二埋入式电源布线在所述第二方向上的尺寸比所述第一埋入式电源布线在所述第二方向上的尺寸大，所述第一埋入式电源布线及所述第二埋入式电源布线在所述第二方向上的中央位置位于所述假想网格线上，或者，位于相邻的所述假想网格线之间的中央位置上。2.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一标准单元包括包含N个鳍的第一鳍式场效应晶体管，N为1以上的整数，所述第二标准单元包括包含M个鳍的第二鳍式场效应晶体管，M为比N大的整数。3.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一标准单元包括第一局部布线，该第一局部布线沿所述第二方向延伸，经由第一过孔与所述第一埋入式电源布线相连接，所述第二标准单元包括第二局部布线，该第二局部布线沿所述第二方向延伸，经由第二过孔与所述第二埋入式电源布线相连接，所述第二过孔的尺寸比所述第一过孔的尺寸大，或者，所述第二过孔的个数比所述第一过孔的个数多。4.根据权利要求1所...

【专利技术属性】
技术研发人员：小室秀幸，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：