半导体装置及其制造方法制造方法及图纸

实施方式提供能够提高生产性的半导体装置及其制造方法。实施方式的半导体装置包括第1电极、多个单位元件区域及分区区域。各单位元件区域包括第1半导体部分、第2电极及第1导电部。第1半导体部分包括设置于第1电极之上的第1导电型的第1半导体区域、设置于第1半导体区域之上的第2导电型的第2半导体区域及设置于第2半导体区域之上的第1导电型的第3半导体区域。第2电极设置于第2、3半导体区域之上并与第2、3半导体区域电连接。第1导电部包括隔着第1绝缘膜而与第2半导体区域相对的部分。多个单位元件区域彼此包括至少一部分的共通模式。分区区域包括与第1半导体部分连续的第2半导体部分并将多个单位元件区域分区。部分并将多个单位元件区域分区。部分并将多个单位元件区域分区。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本申请享受以日本专利申请2022
‑
41060号(申请日：2022年3月16日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。


[0002]本专利技术的实施方式涉及半导体装置及其制造方法。

技术介绍

[0003]例如在包括晶体管等的半导体装置中，有时根据所希望的电流值等特性，生产各种芯片尺寸的产品。在半导体装置中，要求提高生产性。

技术实现思路

[0004]本专利技术提供能够提高生产性的半导体装置及其制造方法。
[0005]实施方式的半导体装置包括第1电极、多个单位元件区域、及分区区域。所述单位元件区域各自包括第1半导体部分、第2电极、及第1导电部。所述第1半导体部分包括设置于所述第1电极之上的第1导电型的第1半导体区域、设置于所述第1半导体区域之上的第2导电型的第2半导体区域和设置于所述第2半导体区域之上的第1导电型的第3半导体区域。所述第2电极设置于所述第2半导体区域及所述第3半导体区域之上并与所述第2半导体区域及所述第3半导体区域电连接。所述第1导电部包括隔着第1绝缘膜而与所述第2半导体区域相对的部分。所述多个单位元件区域彼此包括至少一部分的共通模式。所述分区区域包括与所述第1半导体部分连续的第2半导体部分并对所述多个单位元件区域进行分区。
附图说明
[0006]图1是表示第1实施方式的半导体装置的示意性的俯视图。
[0007]图2是表示第1实施方式的半导体装置的示意性的俯视图。
[0008]图3是表示第1实施方式的半导体装置的示意性的剖视图。
[0009]图4是表示第1实施方式的半导体装置的示意性的俯视图。
[0010]图5是表示第1实施方式的半导体装置的示意性的剖视图。
[0011]图6的(a)、(b)是表示第1实施方式的半导体装置的制造方法的示意性的俯视图。
[0012]图7的(a)～(h)是表示第1实施方式的半导体装置的制造方法的工序顺序示意性的剖视图。
[0013]图8的(a)～(e)是表示第1实施方式的半导体装置的制造方法的工序顺序示意性的剖视图。
[0014]图9是表示第1实施方式的半导体装置的变形例的示意性的俯视图。
[0015]图10是表示第1实施方式的半导体装置的变形例的示意性的俯视图。
[0016]图11是表示第1实施方式的半导体装置的变形例的示意性的俯视图。
[0017]图12是表示第1实施方式的半导体装置的变形例的示意性的俯视图。
[0018]图13是表示第2实施方式的半导体装置的示意性的俯视图。
[0019]图14是表示第2实施方式的半导体装置的示意性的剖视图。
[0020]图15是表示第3实施方式的半导体装置的示意性的俯视图。
[0021]图16是表示第3实施方式的半导体装置的示意性的剖视图。
[0022]图17是例示第4实施方式的半导体装置的示意性的俯视图。
[0023]图18是例示第4实施方式的半导体装置的示意性的剖视图。
[0024]图19是表示第4实施方式的半导体装置的示意性的俯视图。
[0025]图20是表示第4实施方式的半导体装置的示意性的剖视图。
[0026]图21是表示第5实施方式的半导体装置的示意性的俯视图。
[0027]图22是表示第5实施方式的半导体装置的示意性的剖视图。
[0028]图23是表示第5实施方式的半导体装置的变形例的示意性的俯视图。
[0029]图24是表示第6实施方式的半导体装置的示意性的俯视图。
[0030]图25是表示第6实施方式的半导体装置的示意性的剖视图。
[0031]图26是表示第6实施方式的半导体装置的变形例的示意性的俯视图。
[0032]图27是表示第6实施方式的半导体装置的变形例的示意性的剖视图。
具体实施方式
[0033]以下，一边参照附图，一边对本专利技术的各实施方式进行说明。
[0034]附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实的相同。即便是表示相同部分的情况下，也存在根据附图而互相的尺寸、比率不同地被进行表示的情况。
[0035]在本申请说明书和各附图中，对与已经说明过的要素同样的要素，标注相同的附图标记并适当省略详细说明。
[0036]关于以下说明的各实施方式，也可以将各半导体区域的p型(第2导电型的一例)和n型(第1导电型的一例)反转来实施各实施方式。
[0037](第1实施方式)
[0038]图1是表示第1实施方式的半导体装置的示意性的俯视图。
[0039]第1实施方式的半导体装置100包括多个单位元件区域AA和分区区域DA。在单位元件区域AA，例如形成MOSFET(metal
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oxide
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semiconductor field
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effect transistor，金属氧化物半导体场效应晶体管)、IGBT(insulated gate bipolar transistor，绝缘栅双极晶体管)等半导体元件。在本例中，作为多个单位元件区域AA，设置有4个单位元件区域(第1单位元件区域A1～第4单位元件区域A4)。半导体装置100是单位元件区域AA在纵向(图中的第3方向D3)上排列2个、在横向(图中的第2方向D2)上排列2个而成的2
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2的布局。不过，在实施方式中，单位元件区域AA的数量为1以上的整数，不特别限定。单位元件区域AA也可以在第2方向D2及第3方向D3的至少一方排列3个以上。例如，多个单位元件区域AA在第2方向D2及第3方向D3的至少一方周期性地排列。单位元件区域AA例如是矩形的区域，具有在第2方向D2上延伸的两边和在第3方向D3上延伸的两边。在从上方观察时，多个单位元件区域AA具有互相相同的外周形状及面积(大小)。
[0040]分区区域DA是设置于相邻的单位元件区域AA彼此之间而将多个单位元件区域AA
分区的区域。例如，分区区域DA与多个单位元件区域AA连续，在本例中是格子状(十字状)。在本例中，在分区区域DA，没有设置晶体管等元件。
[0041]此外，在半导体装置100的上表面，设置有多个电极(包括第1布线部41的导电膜40、第2电极12)。图1(及后述的图9～图12、图15、图17、图21、图23、图24、图26)是以虚线来表示该多个电极而示意性地表示该多个电极的下层的布局的透视图。
[0042]半导体装置100包括1个半导体基板。单位元件区域AA各自包括作为该半导体基板的一部分的第1半导体部分61。分区区域DA包括作为该半导体基板的另一部分的第2半导体部分62。第2半导体部分62与第1半导体部分61连续。
[0043]图2是表示第1实施方式的半导体装置的示意性的俯视图。
[0044]图3是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备第1电极、多个单位元件区域及分区区域，所述单位元件区域各自包括：第1半导体部分，包括设置于所述第1电极之上的第1导电型的第1半导体区域、设置于所述第1半导体区域之上的第2导电型的第2半导体区域及设置于所述第2半导体区域之上的第1导电型的第3半导体区域；第2电极，设置于所述第2半导体区域及所述第3半导体区域之上，并与所述第2半导体区域及所述第3半导体区域电连接；及第1导电部，隔着第1绝缘膜而与所述第2半导体区域相对，所述多个单位元件区域彼此包括至少一部分的共通模式，所述分区区域包括与所述第1半导体部分连续的第2半导体部分，并对所述多个单位元件区域进行分区。2.根据权利要求1所述的半导体装置，所述多个单位元件区域周期性地排列。3.根据权利要求1所述的半导体装置，所述共通模式是所述第1导电部的模式、所述第2半导体区域的模式及所述第2电极的模式中的至少任一个。4.根据权利要求1所述的半导体装置，所述多个单位元件区域各自包括：设置于所述第1半导体部分并在沿着所述第1半导体部分的表面的延伸方向上延伸的多个第1沟槽和设置于所述第1半导体部分之上的第1布线部，在所述多个单位元件区域各自中，所述第1导电部，设置有多个，配置于所述多个第1沟槽的内部，并与所述第1布线部电连接，所述多个单位元件区域中的第1单位元件区域包括：设置于所述第1半导体部分之上并与所述第1布线部电连接且具有比所述第1布线部宽的宽度的导电区域，所述多个第1沟槽的一部分包括：配置于所述第2电极之下的第1沟槽部和从第1沟槽部沿延伸方向延伸并配置于所述导电区域之下的第2沟槽部。5.根据权利要求4所述的半导体装置，在所述第1单位元件区域中，所述第1半导体部分包括配置于所述导电区域之下的第4半导体区域，所述第4半导体区域中的第2导电型的杂质浓度比所述第2半导体区域中的第2导电型的杂质浓度高，所述第1单位元件区域的所述多个第1导电部的一部分包括：配置于所述第1沟槽部内的第1部分和从所述第1部分沿所述延伸方向延伸并配置于所述第2沟槽部内的第2部分。6.根据权利要求4所述的半导体装置，所述第1单位元件区域的所述多个第1导电部的一部分包括：配置于所述第1沟槽部内的第1部分和从所述第1部分沿所述延伸方向延伸并配置于所述第2沟槽部内的第2部分，所述第1单位元件区域包括：设置于所述第2部分与所述第1半导体区域之间的第2绝缘膜，所述第2绝缘膜的厚度比所述第1绝缘膜的厚度厚。
7.根据权利要求4所述的半导体装置，所述第1单位元件区域包括：将所述第1单位元件区域的所述多个第1导电部电连接于所述第1单位元件区域的所述第1布线部及所述导电区域的多个接触部，所述多个单位元件区域中的第2单位元件区域包括：将所述第2单位元件区域的所述多个第1导电部电连接于所述第2单位元件区域的所述第1布线部的多个接触部，所述第1单位元件区域的所述多个接触部的模式与所述第2单位元件区域的所述多个接触部的模式是共通的。8.根据权利要求1所述的半导体装置，所述多个单位元件区域各自包括：设置于所述第1半导体部分之上并与所述第1导电部电连接的第1布线部和设置于所述第1半导体部分之上并与所述第1布线部电连接且具有比所述第1布线部宽的宽度的导电区域，在所述多个单位元件区域各自中，包括所述第1布线部及所述导电区域的导电膜包围所述第2电极，所述共通模式是所述导电区域的模式。9.根据权利要求4所述的半导体装置，所述多个单位元件区域各自包括：配置于所述多个第1沟槽的内部的多个第2导电部，所述第1单位元件区域的所述多个第1导电部不配置于所述第2沟槽部，所述第1单位元件区域的所述多个第2导电部的一部分包括：配置于所述第1沟槽部的部分和配置于所述第2沟槽部内的部分。10.根据权利要求1所述的半导体装置，所述分区区域的所述第2半导体部分包括：设置于所述第1电极之上的第1导电型的第5半导体区域、设置于所述第5半导体区域之上的第2导电型的第6半导体区域及设置于所述第6半导体区域之上的第1导电型的第7半导体区域，所述分区区域包括：第2沟槽，设置于所述第2半导体...

【专利技术属性】
技术研发人员：西胁达也，下条亮平，末代知子，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：