栅极电介质层、结构、半导体器件及其制备方法技术

本申请属于半导体器件技术领域，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。本申请中描述的栅极电介质层包含界面层，设于界面层至少一侧表面的铁电栅介质层，且铁电栅介质层具备超晶格结构，该栅极电介质层还包含籽晶层，其中，籽晶层位于界面层与铁电栅介质层之间以调控铁电栅介质层的超晶格结构的结晶过程。具体的，籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小EOT，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。提高器件可靠性的技术效果。提高器件可靠性的技术效果。

【技术实现步骤摘要】
栅极电介质层、结构、半导体器件及其制备方法


[0001]本申请属于半导体
，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。

技术介绍

[0002]集成电路尺寸的不断微缩推动着栅介质层从SiO2到高k介质的发展。等效氧化层厚度作为场效应晶体管的关键参数，决定了器件的性能与功耗。为了进一步提高晶体管的沟道控制，降低功耗，等效氧化层厚度的持续缩减是摩尔定律继续发展的关键挑战。对于目前主流的高k金属栅技术，为了保障栅漏电与迁移率特性，栅介质的物理厚度已无法继续减薄，基于传统栅介质的高k金属栅技术中等效氧化层厚度的微缩已经陷入停滞状态。因此使用新型栅介质材料来替换传统高k金属栅是一条新的路径。

技术实现思路

[0003]本申请的技术目的是至少解决了现有主流的高k金属栅无法继续减薄的问题。
[0004]该目的是通过以下技术方案实现的：
[0005]第一方面，本申请提供了一种用于半导体器件的栅极电介质层，包含：
[0006]界面层；
[0007]铁电栅介质层：设于界面层的至少一侧表面，且所述铁电栅介质层具备超晶格结构；
[0008]籽晶层：位于所述界面层与铁电栅介质层之间，所述籽晶层的组成和厚度能够调控所述铁电栅介质层的超晶格结构的结晶过程。
[0009]本申请栅极电介质层中的铁电栅介质层具备超晶格结构，其能与现有的集成电路工艺兼容，铁电栅介质层的存在有利于提升介质层的铁电性能，在不需要减薄界面层厚度从而稳定电子迁移率特性的前提下，实现较低的EOT；而籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小等效氧化层厚度，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。
[0010]在本申请的一些实施方式中，所述籽晶层的材质包含锆的氧化物、铝的氧化物中的一种或两种；
[0011]优选的，所述籽晶层的材质为氧化锆。
[0012]在本申请的一些实施方式中，所述籽晶层的厚度为0.1nm～5.0nm，优选为0.1nm～4.0nm，更优选为0.1nm～3.0nm。
[0013]在本申请的一些实施方式中，所述铁电栅介质层由氧化铪与氧化锆依次交替层叠形成超晶格结构。
[0014]在本申请的一些实施方式中，所述氧化锆的层数少于所述氧化铪的层数；
[0015]优选的，所述氧化锆的层数为一层，所述氧化铪的层数为两层。
[0016]在本申请的一些实施方式中，所述铁电栅介质层的厚度为0.5nm～10nm，优选为0.5nm～8.0nm，更优选为0.5nm～7.0nm。
[0017]在本申请的一些实施方式中，所述界面层的材质包含硅、硅的氧化物、硅的氮化物、硅的氮氧化物或硅锗氧化物中的一种或两种以上组合。
[0018]本申请的第二方面是提供一种用于半导体器件的栅极电介质结构，包含第一方面所述栅极电介质层，还包含金属栅。
[0019]在本申请的一些实施方式中，所述金属栅设于所述铁电栅介质层表面；
[0020]优选的，所述金属栅的材质包含铝、钨、钛、钛的氮化物中的一种或两种以上组合。
[0021]本申请的第三方面是提供一种半导体器件，包含：
[0022]衬底；所述衬底上设有沟道区；
[0023]还包含位于沟道区一侧的第一方面所述栅极电介质层或第二方面所述栅极电介质结构；
[0024]且所述界面层与所述沟道区相邻设置。
[0025]在本申请的一些实施方式中，所述沟道区的材质包含IIIA族元素、IVA族元素、VA族元素、铟镓锌氧化物、二硫化钼、碳纳米管中的一种或两种以上组合。其中，IIIA族元素、IVA族元素、VA族元素中任意两种元素组合包含但不限于碳化硅、氮化镓等。
[0026]本申请的第四方面是提供一种半导体器件的制备方法，所述制备方法包括如下过程：
[0027]提供衬底；
[0028]在所述衬底至少一侧表面形成沟道区；
[0029]在所述沟道区上方氧化生长以形成界面层；
[0030]在所述界面层表面沉积生长以形成籽晶层，控制所述籽晶层的厚度以调控所述铁电栅介质层形成超晶格结构的结晶过程；
[0031]沉积生长以形成具备超晶格结构的铁电栅介质层；
[0032]沉积生长以形成金属栅。
[0033]本申请设计的制备方法能够实现栅极电介质层与现有的集成电路工艺兼容，进而有利于提高器件的可靠性。
附图说明
[0034]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的附图标记表示相同的部件。在附图中：
[0035]图1示意性地示出了根据本申请实施方式的半导体器件的部分结构示意图；
[0036]图2示意性地示出了图1中铁电栅介质层的结构示意图；
[0037]图3示意性地示出了图1的部分剖视图；
[0038]图4示意性地示出了根据本申请实施方式的半导体器件的部分工艺流程图。
[0039]附图中各标号表示如下：
[0040]100、半导体器件；
[0041]101、衬底；102、界面层；103、籽晶层；104、铁电栅介质层；105、金属栅；1041、第一
氧化铪层；1042、氧化锆层；1043、第二氧化铪层。
具体实施方式
[0042]现有技术中等效氧化层厚度(EOT)作为场效应晶体管的关键参数，决定了器件的性能与功耗，具体的，等效氧化层厚度对电流的影响包含了对于一定厚度的氧化层，其等效氧化层厚度越小，场效应晶体管的电性能越强，相同电压下能够控制更多的载流子。降低等效氧化层厚度能够通过减薄氧化层物理厚度来实现，然而当氧化层物理厚度小到一定程度时，其会成为氧化层击穿的弱点，极大降低了场效应晶体管的可靠性和使用寿命。
[0043]现有的高k金属栅(HKMG)在维持相对较低等效氧化层厚度时能够减小栅电极与沟道区域间的漏电流，然而为了保障栅漏电与迁移率特性，介质层物理厚度无法进一步减薄，故基于传统栅介质的HKMG技术中EOT的微缩已经陷入停滞状态。
[0044]基于氧化铪基铁电场效应晶体管由于其与互补金属氧化物半导体(CMOS)工艺的兼容性和场驱动操作的潜在低功耗而备受关注，为低成本和低功耗存储器提供了新的发展思路。
[0045]比如，文献S.S.Cheema et al.,Nature,2022中报道的HfO2‑
ZrO2超晶格栅介质结构已被证明可以在不牺牲漏电流和迁移率的前提下，实现低于界面层(IL)厚度的EOT，有望成为先进节点场效应晶体管栅介质的下一代方案。
[0046]然而如何对铁电栅介质层的超晶格结构的结晶过程进行调控，从而实现等效氧化层厚度(EOT)的进一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于半导体器件的栅极电介质层，其特征在于，包含：界面层；铁电栅介质层：设于界面层的至少一侧表面，且所述铁电栅介质层具备超晶格结构；籽晶层：位于所述界面层与铁电栅介质层之间，所述籽晶层的组成和厚度能够调控所述铁电栅介质层的超晶格结构的结晶过程。2.根据权利要求1所述栅极电介质层，其特征在于，所述籽晶层的材质包含锆的氧化物、铝的氧化物中的一种或两种；优选的，所述籽晶层的材质为氧化锆。3.根据权利要求1或2所述栅极电介质层，其特征在于，所述籽晶层的厚度为0.1nm～5.0nm，优选为0.1nm～4.0nm，更优选为0.1nm～3.0nm。4.根据权利要求1或2或3所述栅极电介质层，其特征在于，所述铁电栅介质层由氧化铪与氧化锆依次交替层叠形成超晶格结构；优选的，所述氧化锆的层数少于所述氧化铪的层数；优选的，所述氧化锆的层数为一层，所述氧化铪的层数为两层。5.根据权利要求4所述栅极电介质层，其特征在于，所述铁电栅介质层的厚度为0.5nm～10nm，优选为0.5nm～8.0nm，更优选为0.5nm～7.0nm。6.一种用于半导体器件的栅极电...

【专利技术属性】
技术研发人员：殷华湘，章帆，张兆浩，钟琨，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：