阻抗调节电路、I/O接口模块和存储主控芯片制造技术

本申请提出一种阻抗调节电路、I/O接口模块和存储主控芯片，该电路包括：电连接的可变阻抗驱动模块、校准模块和调节控制模块；所述调节控制模块，用于获取所述可变阻抗驱动模块与所述校准模块连接点的输出电压，若所述连接点的输出电压与基准电压不相等，则向所述可变阻抗驱动模块输出调节信号；所述可变阻抗驱动模块，用于根据所述调节信号改变阻抗值，直至所述连接点的输出电压与所述基准电压相等。本申请通过在存储主控芯片的I/O端配置相应的阻抗调节电路，自动实现驱动模块与传输线路的阻抗匹配，以此保证传输信号的完整性。以此保证传输信号的完整性。以此保证传输信号的完整性。

【技术实现步骤摘要】
阻抗调节电路、I/O接口模块和存储主控芯片


[0001]本申请涉及集成电路
，尤其涉及一种阻抗调节电路、I/O接口模块和存储主控芯片。

技术介绍

[0002]在现有技术中，主控芯片间可通过传输线等连接链路进行连接以实现信号的相互传输。为了提升主控芯片的整体性能，往往会将主控芯片的频率调高，但随着频率的提高，主控芯片的信号完整性(Signal Integrity，SI)问题越发突出。且当信号沿着传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或者末端其他元件的。如果信号感受匹配的阻抗是恒定的，则它就会正常向前传播，即源端、负载端和传输线具有相同的阻抗，则不会发生信号反射，信号完整性可以得到保证。如果阻抗不匹配，则会导致主控芯片间通信时，容易产生信号反射的问题，导致主控芯片I/O端的信号不完整。

技术实现思路

[0003]为了解决现有技术中由于阻抗不匹配导致传输信号不完整的技术问题。本申请提供了一种阻抗调节电路、I/O接口模块和存储主控芯片，其主要目的在于自动实现驱动模块与传输线路的阻抗匹配，以此保证传输信号的完整性。
[0004]为实现上述目的，本申请提供了一种阻抗调节电路，包括：电连接的可变阻抗驱动模块、校准模块和调节控制模块；
[0005]调节控制模块，用于获取可变阻抗驱动模块与校准模块连接点的输出电压，若连接点的输出电压与基准电压不相等，则向可变阻抗驱动模块输出调节信号；
[0006]可变阻抗驱动模块，用于根据调节信号改变阻抗值，直至连接点的输出电压与基准电压相等。
[0007]为实现上述目的，本申请还提供了一种I/O接口模块，包括前述的阻抗调节电路。
[0008]为实现上述目的，本申请还提供了一种存储主控芯片，包括前述的I/O接口模块。
[0009]本申请提出的阻抗调节电路、I/O接口模块和存储主控芯片，通过在存储主控芯片的I/O端配置相应的阻抗调节电路，自动实现驱动模块与传输线路的阻抗匹配，以此保证传输信号的完整性。
附图说明
[0010]图1为本申请一实施例中阻抗调节电路的结构框图；
[0011]图2为本申请一具体实施例中阻抗调节电路的电路原理图；
[0012]图3为本申请一实施例中第一传输门开关的电路图；
[0013]图4为本申请一实施例中第二传输门开关的电路图。
[0014]其中，附图标记如下：
[0015]可变阻抗驱动模块100、校准模块200、调节控制模块300。
[0016]本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0017]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0018]图1为本申请一实施例中阻抗调节电路的结构框图，参考图1，该阻抗调节电路包括：电连接的可变阻抗驱动模块100、校准模块200和调节控制模块300；
[0019]调节控制模块300，用于获取可变阻抗驱动模块100与校准模块200连接点的输出电压，若连接点的输出电压与基准电压不相等，则向可变阻抗驱动模块100输出调节信号；
[0020]可变阻抗驱动模块100，用于根据调节信号改变阻抗值，直至连接点的输出电压与基准电压相等。
[0021]具体地，可变阻抗驱动模块100为存储主控芯片中阻抗值可调的驱动电路，校准模块200等效于传输线路的阻抗。校准模块200与可变阻抗驱动模块100串联，二者阻抗值是否匹配可以根据二者在串联电路中的分压确定。为了便于判断是否达到阻抗匹配，本实施例通过校准模块200与可变阻抗驱动模块100的连接点的输出电压与基准电压的大小来判断。基准电压的大小根据实际阻抗匹配的要求来确定，例如，如果可变阻抗驱动模块100的阻抗值与校准模块200的阻抗值相等则视为阻抗匹配，则可变阻抗驱动模块100的分压与校准模块200的分压相等，即基准电压以此设置为VCC/2，其中，VCC为串联的可变阻抗驱动模块100和校准模块200提供电源。
[0022]调节控制模块300与连接点连接，可以实时获取连接点的输出电压，如果连接点的输出电压与基准电压不相等，则生成调节信号，并向可变阻抗驱动模块100输出该调节信号。
[0023]可变阻抗驱动模块100根据调节信号改变自身阻抗值。由于可变阻抗驱动模块100阻抗值的改变导致连接点的输出电压改变，调节控制模块300在连接点改变的输出电压与基准电压仍然不相等时再次生成新的调节信号并传输给可变阻抗驱动模块100，以再次控制可变阻抗驱动模块100进行阻抗调节。以此类推，直至连接点的输出电压与基准电压相等，即可确定可变阻抗驱动模块100的阻抗值与校准模块200的阻抗值达到阻抗匹配。
[0024]本实施例在信号传输之前将实际传输线路的阻抗值等效为校准模块200，通过线路的分压反馈进行阻抗是否匹配的判断，并在阻抗未达到匹配前自动调节可变阻抗驱动模块100的阻抗值，直到达到阻抗匹配，实现阻抗的精准匹配。在真正的信号传输过程中将可变阻抗驱动模块100按照已匹配的阻抗值设置，即可实现传输信号的完整传输。
[0025]在一个实施例中，可变阻抗驱动模块100包括第一可变阻抗驱动单元和第二可变阻抗驱动单元，调节信号包括第一调节信号和第二调节信号；
[0026]第一可变阻抗驱动单元包括PMOS驱动管和若干第一阻抗调节支路，PMOS驱动管的栅极与校准模块200和各第一阻抗调节支路的一端连接，PMOS驱动管的源极与第一电压供
应端连接，PMOS驱动管的漏极与各第一阻抗调节支路的另一端连接；
[0027]第二可变阻抗驱动单元包括NMOS驱动管和若干第二阻抗调节支路，NMOS驱动管的栅极与校准模块200和各第二阻抗调节支路的一端连接，NMOS驱动管的源极与第二电压供应端连接，NMOS驱动管的漏极分别与PMOS驱动管的漏极和各第二阻抗调节支路的另一端连接；
[0028]校准模块200用于切换成与第二电压供应端连接时，开启第一可变阻抗驱动单元，关闭第二可变阻抗驱动单元，调节控制模块300用于获取第一可变阻抗驱动单元与校准模块200连接点的输出电压，若连接点的输出电压与基准电压不相等，则向第一可变阻抗驱动单元输出第一调节信号，第一可变阻抗驱动单元用于根据第一调节信号，改变与PMOS驱动管并联的第一阻抗调节支路的数量，直至连接点的输出电压与基准电压相等；或
[0029]校准模块200用于切换成与第一电压供应端连接时，关闭第一可变阻抗驱动单元，开启第二可变阻抗驱动单元，调节控制模块300用于获取第二可变阻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种阻抗调节电路，其特征在于，包括：电连接的可变阻抗驱动模块、校准模块和调节控制模块；所述调节控制模块，用于获取所述可变阻抗驱动模块与所述校准模块连接点的输出电压，若所述连接点的输出电压与基准电压不相等，则向所述可变阻抗驱动模块输出调节信号；所述可变阻抗驱动模块，用于根据所述调节信号改变阻抗值，直至所述连接点的输出电压与所述基准电压相等。2.根据权利要求1所述的阻抗调节电路，其特征在于，所述可变阻抗驱动模块包括第一可变阻抗驱动单元和第二可变阻抗驱动单元，所述调节信号包括第一调节信号和第二调节信号；所述第一可变阻抗驱动单元包括PMOS驱动管和若干第一阻抗调节支路，所述PMOS驱动管的栅极与所述校准模块和各所述第一阻抗调节支路的一端连接，所述PMOS驱动管的源极与第一电压供应端连接，所述PMOS驱动管的漏极与各所述第一阻抗调节支路的另一端连接；所述第二可变阻抗驱动单元包括NMOS驱动管和若干第二阻抗调节支路，所述NMOS驱动管的栅极与所述校准模块和各所述第二阻抗调节支路的一端连接，所述NMOS驱动管的源极与第二电压供应端连接，所述NMOS驱动管的漏极分别与所述PMOS驱动管的漏极和各所述第二阻抗调节支路的另一端连接；所述校准模块用于切换成与第二电压供应端连接时，开启所述第一可变阻抗驱动单元，关闭所述第二可变阻抗驱动单元，所述调节控制模块用于获取所述第一可变阻抗驱动单元与所述校准模块连接点的输出电压，若所述连接点的输出电压与基准电压不相等，则向所述第一可变阻抗驱动单元输出第一调节信号，所述第一可变阻抗驱动单元用于根据所述第一调节信号，改变与所述PMOS驱动管并联的所述第一阻抗调节支路的数量，直至所述连接点的输出电压与所述基准电压相等；或所述校准模块用于切换成与第一电压供应端连接时，关闭所述第一可变阻抗驱动单元，开启所述第二可变阻抗驱动单元，所述调节控制模块用于获取所述第二可变阻抗驱动单元与所述校准模块连接点的输出电压，若所述输出电压与基准电压不相等，则向所述第二可变阻抗驱动单元输出第二调节信号，所述第二可变阻抗驱动单元用于根据所述第二调节信号，改变与所述NMOS驱动管并联的所述第二阻抗调节支路的数量，直至所述连接点的输出电压与所述基准电压相等。3.根据权利要求2所述的阻抗调节电路，其特征在于，各所述第一阻抗调节支路均包括电连接的第一传输门开关和第一PMOS管，所述第一传输门开关的控制端与所述调节控制模块的输出端连接、第一端与所述第一PMOS管的栅极连接、第二端分别与所述校准模块的第二端以及所述PMOS驱动管的栅极连接；所述第一PMOS管的漏极与所述校准模块的第一端以及所述PMOS驱动管的漏极连接、源极与所述第一电压供应端连接。4.根据权利要求3所述的阻抗调节电路，其特征在于，所述第一传输门开关包括第二PMOS管、第三PMOS管、第一NMOS管和第一反向器；所述第一反向器的输入端分别与所述调节控制模块的输出端和所述第一NMOS管的栅
极连接、输出端分别与所述第二PMOS管的栅极和所述第三PMOS管的栅极连接；所述第一NMOS管的漏极与所述...

【专利技术属性】
技术研发人员：何先顺，张如宏，陈向兵，胡来胜，张辉，
申请(专利权)人：深圳三地一芯电子股份有限公司，
类型：新型
国别省市：