【技术实现步骤摘要】
半导体测试机的时钟同步方法及系统
[0001]本专利技术涉及半导体自动化测试
，特别是涉及一种半导体测试机的时钟同步方法及系统。
技术介绍
[0002]随着半导体技术的不断发展，半导体测试机在半导体测试领域中扮演着非常重要的角色。半导体测试机是一种集成了多种高精度、高性能测试测量功能的高端半导体设备，是半导体测试过程中最重要的设备，决定了半导体测试的成本和效率。在半导体测试
中，经常要求多个测试通道的测试信号同步动作，在进行测试时，若要实现业务板同步触发，背板上的布线需要等长，待同步发起端发起同步请求后，通过布线传输信息实现同步，而布线传输数据往往存在延时的问题，直接决定了测试资源板卡间的触发同步实时性能。
[0003]因此，传统的时钟同步方法通过布线或者额外增加时钟芯片硬件，存在占用资源较多、成本较高的问题。
技术实现思路
[0004]基于此，为了解决上述技术问题，提供一种半导体测试机的时钟同步方法及系统，可以减少资源占用，节约成本。
[0005]一种半导体测试机的时钟同步方法，
【技术保护点】
【技术特征摘要】
1.一种半导体测试机的时钟同步方法，其特征在于，所述方法包括：通过半导体测试机内部的同步板卡上FPGA芯片生成同频同源校准脉冲信号以及同频同源时钟信号；所述校准脉冲信号以及所述时钟信号通过所述半导体测试机内部的背板等长走线连接到各个资源板卡；利用各个所述资源板卡上FPGA内部的触发器及进位链，使用所述时钟信号作为系统时钟来捕获所述校准脉冲信号的各个延时参数，并通过通信链路将各个所述延时参数反馈到所述同步板卡；所述同步板卡从各个所述延时参数选择一个作为参考参数，根据所述参考参数以及各个所述资源板卡反馈的各个所述延时参数，利用所述同步板卡的FPGA内部时钟配置接口配置各个输出通道上的时钟相位，完成时钟同步。2.根据权利要求1所述的半导体测试机的时钟同步方法，其特征在于，所述通过半导体测试机内部的同步板卡上FPGA芯片生成同频同源校准脉冲信号以及同频同源时钟信号，包括：通过所述FPGA芯片内部的MMCM资源生成至少两路同频同源校准脉冲信号，以及至少两路同频同源时钟信号。3.根据权利要求1所述的半导体测试机的时钟同步方法，其特征在于，所述利用各个所述资源板卡上FPGA内部的触发器及进位链，使用所述时钟信号作为系统时钟来捕获所述校准脉冲信号的各个延时参数，包括：利用所述进位链首尾相连实现细计数，统计校准脉冲经过FPGA内部进位链的个数，并根据所述个数统计各个延时参数。4.根据权利要求1所述的半导体测试机的时钟同步方法，其特征在于，所述根据所述参考参数以及各个所述资源板卡反馈的各个所述延时参数，利用所述同步板卡的FPGA内部时钟配置接口配置各个输出通道上的时钟相位，完成时钟同步，包括：根据所述参考参数以及各个所述资源板卡反馈的各个所述延时参数，利用所述同步板卡上FPGA内部的MMCM资源DRP配置参数接口配置各输出通道上的时钟相位，逐次逼近调节，直至各个所述资源板卡时钟信号同步校准完成。5.根据权利要求1所述的半导体测试机的时钟同步方法，其特征在于，所述同步板卡分别与各个所述资源板卡建立独立的通信物理链路、校准脉冲物理链路以...
【专利技术属性】
技术研发人员：杨军，李磊，张旭，
申请(专利权)人：苏州芯迈智能科技有限公司，
类型：发明
国别省市：
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