一种高速链路系统拓扑生成方法、系统、设备和介质技术方案

本发明专利技术提出了一种高速链路系统拓扑生成方法、系统、设备和介质，该方法包括在仿真软件中搭建频域仿真电路，通过对高密连接器仿真得到高密连接器每对差分引脚的第一电气性能；创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系，连接后的全链路进行频域仿真确定系统是否满足设计规范；加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。基于该方法，还提出了一种高速链路系统拓扑生成系统、设备和介质。本发明专利技术确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。号完整性。号完整性。

【技术实现步骤摘要】
一种高速链路系统拓扑生成方法、系统、设备和介质


[0001]本专利技术属于印刷电路板
，特别涉及一种高速链路系统拓扑生成方法、系统、设备和介质。

技术介绍

[0002]当前服务器存储器高速信号速率越来越高，设计要求越来越严格，在设计余量较小情况下，如何对系统拓扑信号连接优化，需要信号设计重点关注。
[0003]如下图1给出了现有技术高速链路拓扑示意图，PCIE信号从MB CPU经高密连接器到背板，再经PCIE连接器到转接板，再经转接板上的PCIE连接器接最终PCIE卡上的芯片。高速链路经过三个连接器，拓扑复杂，在信号连接器以及走线方式上，需要详细仿真分析进行设计。当前设计高速背板连接器上的pin定义没有充分考虑整个系统链路连接情况，导致部分余量较小信号在连接器的连接上没有选择最优的引脚,致使系统信号眼图测试不过。如下图2给出了现有技术中高密背板连接器引脚分布示意图，每对差分引脚所表现的电气性能是不一致的，如果系统余量本来就不多的连到连接器电气性能最差的引脚上，那么系统在信号完整性分析上很可能是不过的。所以如何根据系统各板卡走线情况本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速链路系统拓扑生成方法，其特征在于，包括以下步骤：在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。2.根据权利要求1所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括：将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范。3.根据权利要求2所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括：在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。4.根据权利要求1所述的一种高速链路系统拓扑生成方法，其特征在于，所述第一电气性能包括高密连接器差分引脚的插入损耗，高密连接器差分引脚的回波损耗，高密连接器差分引脚的近端串扰和高密连接器差分引脚的远端串扰。5.根据权利要求4所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括根据第一电气性能计算出高密连接器差分引脚的累加功率近端串扰，高密连接器差分引脚的累加功率远端串扰，高密连接器差分引脚的累加功率串扰，高密连接器差分引脚的插损串扰比；所述高密连接器差分引脚的累加功率近端串扰的计算过程为：其中，n代表差分引脚数量；NEXT
n
(f)代表每个近端串扰；所述高密连接器差分引脚的累加功率远端串扰的计算过程为：其中，
FEXTn(f)
代表每个远端串扰；所述高密连接器差分引脚的累加功率串扰的计算过程为：所述高密连接器差分引脚的插损串扰比的...

【专利技术属性】
技术研发人员：李艳军，赵帅，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：