一种高速驱动电路及恒流源制造技术

本发明专利技术提供一种高速驱动电路及恒流源包括：第一控制模块通过将输入的第一控制信号进行推挽放大，输出对应的第二控制信号；调节模块基于第二控制信号输出线性变化的驱动信号；第一触发模块对驱动信号进行锁存或释放操作；第二触发模块基于驱动信号对第一触发模块的锁存或释放操作进行控制；第二控制模块基于释放的所述驱动信号第一时间对后级负载进行驱动。通过第一触发模块对驱动信号的锁存或释放操作，以及第二触发模块对第一触发模块的控制，使得驱动电路能够第一时间获得期望的高速、恒定的驱动信号，极大提高了驱动电路的效率。率。率。

【技术实现步骤摘要】
一种高速驱动电路及恒流源


[0001]本专利技术涉及集成电路设计与应用
，特别是涉及一种高速驱动电路及恒流源。

技术介绍

[0002]现有的驱动电路多由半导体功率器件(以下均简称功率器件)设置(功率器件包括：硅MOS器件，绝缘栅双极型晶体管，碳化硅MOS器件，以及快恢复二极管或肖特基二极管)，而受限于PCB线路的寄生电感的影响，使得功率器件很难获得良好的导通效率。例如，对于硅MOS与碳化硅MOS器件，在器件开启或关断的瞬间，其源极连接大电流，而源极感应出较大的电压，从而导致栅极电压产生较大波动，进而影响驱动速度，使电路很难达到期望的高速、恒定的驱动信号。
[0003]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种高速驱动电路及恒流源，用于解决现有技术中驱动电路很难在第一时间获得期望的高速、恒定的驱动信号的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种高速驱动电路，所述高速驱动电路至少包括：第一触发模块、第二触发模块、调节模块、第一控制模块及第二控制模块，其中：
[0006]所述第一控制模块通过将输入的第一控制信号进行推挽放大，输出对应的第二控制信号；
[0007]所述调节模块的输入端与所述第一控制模块的输出端连接，所述调节模块基于所述第二控制信号输出线性变化的驱动信号；
[0008]所述第一触发模块与所述调节模块的输出端及所述第一控制模块连接，对所述驱动信号进行锁存或释放操作，其中，所述第一触发模块开启时，对所述驱动信号进行锁存操作；所述第一触发模块关断时，对所述驱动信号进行释放操作；
[0009]所述第二触发模块与所述调节模块及所述第一触发模块连接，基于所述驱动信号对所述第一触发模块的锁存或释放操作进行控制；
[0010]所述第二控制模块的输入端与所述调节模块的输出端连接，基于释放的所述驱动信号第一时间对后级负载进行驱动。
[0011]可选地，所述第一触发模块包括第一电阻及第一NMOS功率管，其中：所述第一电阻的第一端与所述第一控制模块连接；所述第一NMOS功率管的漏极与所述调节模块的输出端连接，所述第一NMOS功率管的栅极与所述第一电阻的第二端连接，所述第一NMOS功率管的
源极与保护地连接。
[0012]可选地，所述第二触发模块包括：第二电阻、第三电阻、第一二极管、第二二极管及第二NMOS功率管，其中：所述第二电阻的第一端与所述调节模块连接；所述第二二极管的负极与所述第二电阻的第二端连接；所述第一二极管的负极与所述第二二极管的正极连接，所述第一二极管的正极与保护地连接；所述第三电阻与所述第一二极管并联；所述第二NMOS功率管的漏极与所述第一触发模块连接，所述第二NMOS功率管的栅极与所述第二二极管的正极连接，所述第二NMOS功率管的源极与保护地连接。
[0013]可选地，所述调节模块包括第一电感及可调电阻，其中：所述第一电感的第一端与所述第一控制模块的输出端连接；所述可调电阻的第一端与所述第一电感的第二端连接，其中，通过所述可调电阻的第二端输出线性变化的所述驱动信号。
[0014]可选地，所述第一控制模块包括第三NMOS功率管及第一PMOS功率管，其中：所述第三NMOS功率管的漏极与第一信号连接，所述第三NMOS功率管的栅极与所述第一控制信号连接，其中，通过所述第三NMOS功率管的源极输出所述第二控制信号；所述第一PMOS功率管的源极与所述第三NMOS功率管的源极连接，所述第一PMOS功率管的栅极与所述第三NMOS功率管的栅极连接，所述第一PMOS功率管的漏极与第二信号连接。
[0015]可选地，所述第一控制模块还包括第四电阻，其中：所述第四电阻的第一端与所述第一控制信号连接，所述第四电阻的第二端与所述第三NMOS功率管的栅极连接。
[0016]可选地，所述第一信号的电压与所述第二信号的电压大小相等、极性相反。
[0017]可选地，所述第二控制模块包括第三二极管及第四NMOS功率管，其中：所述第四NMOS功率管的漏极与第三信号连接，所述第四NMOS功率管的栅极与所述调节模块的输出端连接，所述第四NMOS功率管的源极与保护地连接，其中，所述第三信号与所述第一信号的极性相同；所述第三二极管的负极与所述第四NMOS功率管的栅极连接，所述第三二极管的正极与保护地连接。
[0018]可选地，所述第三二极管的负极与所述第四NMOS功率管的栅极零距离连接，所述第三二极管的正极与所述第四NMOS功率管的源极零距离连接。
[0019]为实现上述目的及其他相关目的，本专利技术提供一种恒流源，所述恒流源包括所述高速驱动电路，用于给后级负载提供恒定的电能。
[0020]如上所述，本专利技术的一种高速驱动电路及恒流源，具有以下有益效果：
[0021]本专利技术的高速驱动电路及恒流源，通过第一触发模块对驱动信号的锁存或释放操作，以及第二触发模块对第一触发模块的控制，使得驱动电路能够第一时间获得期望的高速、恒定的驱动信号，极大提高了驱动电路的效率。
附图说明
[0022]图1显示为本专利技术的高速驱动电路的示意图。
[0023]附图标记说明
[0024]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
高速驱动电路
[0025]11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一触发模块
[0026]12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二触发模块
[0027]13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
调节模块
[0028]14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一控制模块
[0029]15
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二控制模块
具体实施方式
[0030]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0031]请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0032]如图1所示，本实施例提供一种高速驱动电路1，所述高速驱动电路1至少包括：第一触发模块11、第二触发模块12、调节模块13、第一控制模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速驱动电路，其特征在于，所述高速驱动电路至少包括：第一触发模块、第二触发模块、调节模块、第一控制模块及第二控制模块，其中：所述第一控制模块通过将输入的第一控制信号进行推挽放大，输出对应的第二控制信号；所述调节模块的输入端与所述第一控制模块的输出端连接，所述调节模块基于所述第二控制信号输出线性变化的驱动信号；所述第一触发模块与所述调节模块的输出端及所述第一控制模块连接，对所述驱动信号进行锁存或释放操作，其中，所述第一触发模块开启时，对所述驱动信号进行锁存操作；所述第一触发模块关断时，对所述驱动信号进行释放操作；所述第二触发模块与所述调节模块及所述第一触发模块连接，基于所述驱动信号对所述第一触发模块的锁存或释放操作进行控制；所述第二控制模块的输入端与所述调节模块的输出端连接，基于释放的所述驱动信号第一时间对后级负载进行驱动。2.根据权利要求1所述的高速驱动电路，其特征在于：所述第一触发模块包括第一电阻及第一NMOS功率管，其中：所述第一电阻的第一端与所述第一控制模块连接；所述第一NMOS功率管的漏极与所述调节模块的输出端连接，所述第一NMOS功率管的栅极与所述第一电阻的第二端连接，所述第一NMOS功率管的源极与保护地连接。3.根据权利要求1所述的高速驱动电路，其特征在于：所述第二触发模块包括：第二电阻、第三电阻、第一二极管、第二二极管及第二NMOS功率管，其中：所述第二电阻的第一端与所述调节模块连接；所述第二二极管的负极与所述第二电阻的第二端连接；所述第一二极管的负极与所述第二二极管的正极连接，所述第一二极管的正极与保护地连接；所述第三电阻与所述第一二极管并联；所述第二NMOS功率管的漏极与所述第一触发模块连接，所述第二NMOS功率管的栅极与所述第二二极管的正极连接，所述第二NMOS功率管的源极与保护地连接。4.根据权利要求1所述的高速驱动电路，其特征在于：所述调节模块包括第一电感及可调电阻，其中：...

【专利技术属性】
技术研发人员：傅荣颢，
申请(专利权)人：瑶芯微电子科技上海有限公司，
类型：发明
国别省市：