一种半导体阵列基板的制造方法技术

一种半导体阵列基板的制造方法，包括：依序在玻璃基板上图案化形成第一金属层；采用CVD方式沉积一层第一绝缘层；在第一绝缘层上沉积像素电极层，并进行图案化，随后进行低温220

【技术实现步骤摘要】
一种半导体阵列基板的制造方法


[0001]本专利技术属于显示装置的制造
，具体是指一种半导体阵列基板的制造方法。

技术介绍

[0002]液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，两片玻璃基板中间有许多垂直和水平的细小电线，通过通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。通常液晶显示面板由彩膜(CF，ColorFilter)基板、薄膜晶体管(TFT，ThinFilmTransistor)基板、夹于彩膜基板与薄膜晶体管基板之间的液晶(LC，LiquidCrystal)及密封胶框(Sealant)组成。
[0003]a
‑
Si(非晶硅)、LTPS(低温多晶硅)、IGZO(铟镓锌氧化物)是薄膜晶体管材料(TFT)的种类。近年来，随着中小尺寸显示技术的发展，市场已呈现a
‑
Si、LTPS等多种技术并存态势。相比之下，a
‑
Si技术展时间最长，技术较为简单，凭借较好的性价比等优势占据市场；LTPS技术凭借成熟的供应链体系、较高性能等优势，也占扰一定的市场份额。
[0004]IGZO是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，具备更快的面板刷新频率，可实现超高分辨率TFT
‑
LCD。
[0005]目前已应用于TFT基板的Array制造工艺主要集中在8Mask的外挂机种、9MaskTop
‑/>comTIC机种以及10Mask的Mid
‑
comTIC机种。为了节省成本，现有的a
‑
Si机种也同步开发了6Mask的Top
‑
com外挂机种，不仅缩短了Cycletime，并且简化了工艺流程，有效的提高效益。
[0006]基于6Mask的Top
‑
com外挂机种a
‑
Si阵列板制造工艺如果直接用来生产IGZO阵列板，结合基板设计与制程工艺发现，由于6Maska
‑
Si阵列板制造工艺设计(如图1所示)省略了传统的TFT器件上的PV绝缘膜层及有机平坦层OC，像素电极PE
‑
ITO设计与a
‑
Si共平面，传统的a
‑
Si图案化工艺采用的是干蚀刻方式，而像素电极PE
‑
ITO为草酸湿蚀刻。若该工艺直接生产IGZO阵列板，IGZO蚀刻方式也为草酸湿蚀刻，不免造成无论先后图案化IGZO还是ITO，都会对另一道膜层的图案造成损坏，从而影响画素无法正常显示。

技术实现思路

[0007]本专利技术的所要解决的技术问题在于提供一种半导体阵列基板的制造方法，适用于6Mask的Top
‑
com外挂机种。
[0008]本专利技术是这样实现的：
[0009]一种半导体阵列基板的制造方法，包括如下步骤：
[0010]第一步：依序在玻璃基板上图案化形成第一金属层，即栅极金属层；
[0011]第二步：采用CVD方式沉积一层第一绝缘层；
[0012]第三步：在所述第一绝缘层上沉积像素电极层，并进行图案化，随后进行低温220
°
退火，制程晶化；
[0013]第四步：在所述第一绝缘层上采用PVD方式沉积一层IGZO有源层，并图案化；
[0014]第五步：在图案化后的所述IGZO有源层和所述像素电极层上采用PVD方式沉积第二金属层，即源漏极金属层；
[0015]第六步：在所述源漏极金属层上采用CVD方式沉积第二绝缘层，作为钝化绝缘层；
[0016]第七步：在所述第二绝缘层上沉积一层公共电极层。
[0017]进一步地，所述第一步中的所述栅极金属层，选用Mo/Al/Mo或Ti/Al/Ti。
[0018]进一步地，所述第二步中的所述第一绝缘层，选用SiOx。
[0019]进一步地，所述第三步中的所述像素电极层，选用ITO。
[0020]进一步地，所述第五步中的所述第二金属层，选用Mo/Al/Mo或Ti/Al/Ti。
[0021]进一步地，所述第六步中的所述第二绝缘层，选用SiOx。
[0022]进一步地，所述第七步中的所述公共电极层，选用ITO。
[0023]本专利技术的优点在于：本专利技术的方法是在第一绝缘层成膜后，优先沉积并图案化像素电极层，并对像素电极层进行220
°
的制程退火，晶化后的像素电极可抗草酸蚀刻，在图案化IGZO有源层时不会使像素电极出现被草酸过蚀刻的现象。本专利技术在原a
‑
Si制程不改变6Mask的光罩数量基础上，变更了像素电极和有源层的成膜顺序，调整并优化阵列制程工艺，有效避免了IGZO与像素电极之间的相互蚀刻问题，故解决了现有产品的a
‑
Si半导体层转IGZO半导体层的有效转换问题。
附图说明
[0024]下面参照附图结合实施例对本专利技术作进一步的描述。
[0025]图1是现有技术的a
‑
Si阵列基板结构示意图。
[0026]图2是本专利技术的第一步结构示意图。
[0027]图3是本专利技术的第二步结构示意图。
[0028]图4是本专利技术的第三步结构示意图。
[0029]图5是本专利技术的第四步结构示意图。
[0030]图6是本专利技术的第五步结构示意图。
[0031]图7是本专利技术的第六步结构示意图。
[0032]图8是本专利技术的第七步结构示意图。
[0033]1‑
玻璃基板，2
‑
第一金属层，3
‑
第一绝缘层，4
‑
像素电极层，5
‑
IGZO有源层；5'
‑
a
‑
Si有源层；6
‑
第二金属层；7
‑
第二绝缘层，8
‑
公共电极层。
具体实施方式
[0034]如图2至图8所示，一种半导体阵列基板的制造方法，包括如下步骤：
[0035]第一步：依序在玻璃基板1上图案化形成第一金属层，即栅极金属层2，该栅极金属层2可选用Mo/Al/Mo或Ti/Al/Ti；
[0036]第二步：采用CVD方式沉积一层第一绝缘层3，该第一绝缘层3可选用SiOx；
[0037]第三步：在第一绝缘层3上沉积像素电极4，并进行图案化，可选ITO，随后进行低温退火，制程晶化，提高像素电极导电率及透明度，并使晶化后的像素电极可抗草酸蚀刻；
[0038]第四步：在第一绝缘层3上采用PVD方式沉积一层IGZO有源层5，并图案化，此时图
案化过程中草酸蚀刻并不会对像素电极层4造成过蚀刻风险；
[0039]第五步：在图案化后的IGZO有源层5和像素电极层4上采用PVD方式沉积第二金属层6，即本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体阵列基板的制造方法，其特征在于：包括如下步骤：第一步：依序在玻璃基板上图案化形成第一金属层，即栅极金属层；第二步：采用CVD方式沉积一层第一绝缘层；第三步：在所述第一绝缘层上沉积像素电极层，并进行图案化，随后进行低温220
°
退火，制程晶化；第四步：在所述第一绝缘层上采用PVD方式沉积一层IGZO有源层，并图案化；第五步：在图案化后的所述IGZO有源层和所述像素电极层上采用PVD方式沉积第二金属层，即源漏极金属层；第六步：在所述源漏极金属层上采用CVD方式沉积第二绝缘层，作为钝化绝缘层；第七步：在所述第二绝缘层上沉积一层公共电极层。2.如权利要求1所述的一种半导体阵列基板的制造方法，其特征在于：所...

【专利技术属性】
技术研发人员：陈伟，卢盼，
申请(专利权)人：华映科技集团股份有限公司，
类型：发明
国别省市：