一种消除只读存储器位线间耦合串扰的方法和结构技术

只读存储器（ＲＯＭ）的读取会受到位线间耦合串扰的干扰。这种不良耦合影响会随着工艺尺寸的减小，在深亚微米工艺（ＤＳＭ）设计中变得越来越严重，尤其在低功耗，版图位线较长或采用Ｃｏｎｔａｃｔ或ＶＩＡ层进行码点编程的设计中会造成非常高的误码率。本发明专利技术采用全位线钳位结构和时分位线钳位屏蔽结构并配合相关时序彻底地消除了会造成误码的位线间耦合串扰，提高了电路的可靠性。采用本发明专利技术的低功耗只读存储器适用于任何需要低功耗、大容量只读数据存储、或奇异存储阵列结构的应用中。

【技术实现步骤摘要】

本专利技术用于彻底地消除CMOS只读存储器(ROM)位线间的耦合串扰。属于集成电 路电路设计领域的技术方案。
技术介绍
目前，只读存储器(ROM)被广泛用于片上系统(SoC)设计。与其他非挥发性存储 器(NVM)相比，其有版图面积小，功耗低，工艺兼容性好，制作成本小等特点，是包括非接触 式智能卡产品在内的低功耗、成本敏感型应用的主要只读存取方案之一。如图1，只读存储器从结构上一般可分为存储阵列7，地址译码8，列地址选通9，时 序控制10和读出电路11五个部分。存储阵列中，每个位线和字线的组合会唯一选定一个 特定的存储单元，比如字线WL和位线BL唯一选定存储单元32，字线WL和位线 BL唯一选定存储单元33。在读取开始前，需要先给位线进行充电，高速设计会对所有位 线进行充电，而在低功耗设计中常采用只对选中的位线进行选择性地充电。选定的存储单 元在读取的过程中会对自己所在位线进行放电或无操作。这里设定如图1中存储单元32这 样用黑色方块表示的存储单元在读取时的行为是对对应的位线放电，而如存储单元33这 样用白色方块表示的存储单元在读取时的行为是对对应的位线无操作。由于位线间会存在寄生耦合电容3和5，一条位线的放电行为会对相邻的位线电 位产生串扰干扰。比如存储单元32对位线BL的放电会通过耦合电容3在位线BL 上形成干扰电流，此干扰电流在位线BL上高阻抗点会产生突然的电压下降。由于正常 情况下BL对应的存储单元33不会对位线BL进行操作，所以如果这时选中的位线正 好是BL，这种耦合过来的电压降会造成读出放大器(SA)对位线BL信号的错误读取， 产生误码。这种干扰会在两种情况下变得更加显著，一是左右相邻位线BL和BL 甚至BL和BL同时对受害位线BL进行耦合干扰时；二是如果读出放大电路 的输入端是高阻时，位线上很小的耦合电流变化都会在此点产生较大的电压波动，造成读 出放大器的误码。先前的技术方案如US Patent US7289376B2、Meng-Fan Chang 等的论文《A fulICode-Patterns Coverage High-Speed Embedded ROM Using Dynamic Virtual GuardianTechnique)) (IEEE JSSC VOL. 41, NO. 2, Feb, 2006)和 T. Tanaka 等的论文《A quick intelligentpage-programming architecture and a shielded bitline sensing method for 3V-only NANDflash memory》(IEEE JSSC VOL. 29,NO. IlNov, 1994)对于此问题的解决 是在读取时将与位线BL直接相邻的两条位线BL和BL临时钳位接地，形成 屏蔽线来避免串扰的发生，如图2所示。尽管此类方法可以避免位线串扰，但在以下3种情 况时仍会出现屏蔽失效的情况。1，单条位线屏蔽效果并不是完美的。在直接相邻位线BL和BL接固定 电位用作屏蔽时，间隔相邻位线间的耦合电容5仍然会造成BL及BL对BL 的干扰，Τ. Tanaka的论文中说明了屏蔽条件下此类电容5的存在。在工艺发生偏差以及读出放大器灵敏性高的情况下，这种间隔位线间的耦合干扰仍可能造成误码。2，奇异的存储阵列布局。比如相邻位线不等长，混合布局等相邻位线屏蔽彻底失 效的情况。这类情况可能会发生在特殊的定制设计中。3，无列选通的存储阵列。这时所有的位线都是被选中的，没有可利用的屏蔽资源， 所以相邻位线屏蔽也会彻底失效。这类情况会发生在大位宽的设计中。本技术方案中全位线钳位方案用于消除前两种情况下的位线间耦合串扰；时分位 线钳位屏蔽方案用于消除第三种情况下的位线间耦合串扰。
技术实现思路
本专利技术提出一种可以彻底消除存储器位线间耦合串扰的技术方案。具体技术方案包括全位线钳位方案和时分位线钳位屏蔽方案。全位线钳位方案适 用于有1级或1级以上列地址选通结构的存储器设计。在这种方案中，整个读取周期，除了 被选中的位线外，其他所有位线都被钳位到固定的电位上。这样只要被选中的位线间存在 其他位线，这些位线将会全部被作为屏蔽资源用来消除被选中位线间的任何可能的耦合串 扰。如果被选中位线间用作屏蔽的位线数量不足以消除整个耦合串扰或存储阵列没有列地 址选通，也就是被选中位线间屏蔽资源不足的情况，可以采用时分位线钳位屏蔽方案。在这 种方案中，整个读取周期被分为更小的多个子读取时段，这些读取时段互不重叠，每个时段 内只有部分位宽内的位线被选中和读取，且保证这些被选中位线间有足够的屏蔽资源。剩 余时段再对位宽内的其他位线进行读取，最终在一个读取周期内将所有位宽读出。在每一 个子读取时段内，读取和消除屏蔽的原理同全位线钳位方案。附图说明图1只读存储器结构2直接相邻位线临时钳位屏蔽方案图3全位线钳位方案图4全位线钳位方案时序图5时分位线钳位屏蔽方案图6时分位线钳位方案时序具体实施例方式如图3所示为全位线钳位方案的一种具体实施方式。全位线钳位结构中每条位线 均需要一个钳位管和一个钳位逻辑，位线与固定电平通过钳位管沟道相连，钳位逻辑控制 钳位管沟道的导通。示例中存储器有2级列地址选通结构，如列地址译码输出信号YA和 YB通过NMOS选通管44，选定位线BL为读取位线，如果这时字线WL也被选中，那 么存储单元33就将会对位线BL进行相应的操作。当没有采用位线间耦合串扰消除措施 46和47时，如果第一个读取周期选中了位线BL上的某一个对位线无操作的存储单 元，那么第一个读取周期结束后位线BL会存有一定量的残余电荷，同样第二个读取 周期让BL上带有一定量的残余电荷，第三个和第四个读取周期让BL和BL 上也带上残余电荷。如果第五个读取周期存储单元33被选中，由于相同字线上的存储单元431、32、34和35会同时分别对位线BL、BL、BL和BL进行放电，将在 位线BL上产生很大的耦合担扰电流，此电流在读出放大器(SA)输入端18遇到高阻抗 后产生幅度很大的干扰电压，造成读出误码。全位线钳位方案通过钳位管46和钳位控制逻 辑47使得在位线BL被选中时，其相邻位线被都被钳位在地端。此方案的一种时序如图 4所示，可见在位线BL的读取周期内，除了位线BL，其他位线均被钳位，而不只是其 直接相邻的两条位线。位线BL在其读取周期内完成读取后也会被立即钳位，不会残留 电荷影响下面的读取周期，从而实现了位线间耦合串扰的消除。对于具有其他级数列地址 选通结构的设计，一个通常的方法是对于1级列地址选通结构钳位控制逻辑47可使用反相 器；对于多级列地址选通结构钳位控制逻辑47可采用输入端口数和列地址选通级数相同 的与非门。图5所示是一种适用于无列地址选通结构的时分位线钳位屏蔽方案的具体实施 方式。时分位线钳位屏蔽结构中每条位线均需要一个时分选择管，一个钳位管和一个钳位 逻辑，时分选择管连接位线与读出及预充电路，时分选择管导通时，位线信号才能通过读出 电路读出，位线与固定电平通过钳位管沟道相连，钳位逻辑控制钳位管沟道的导通。示例中 阵列的5条位线需要全部被读取，如果这五条位线同时被选中读取，相邻位线间会出现耦 合串扰本文档来自技高网...

【技术保护点】
一种消除位线间耦合串扰的方法，其特征是采用全位线钳位结构并配合相应时序消除造成误码的位线间耦合串扰，或采用时分位线钳位屏蔽结构并配合相应时序消除造成误码的位线间耦合串扰；其中：所述的全位线钳位结构，在一个读取周期内除了被选中位线外的其他位线均被钳位在一个固定电平；所述的时分位线钳位屏蔽结构，将一个读取周期分成两个或两个以上的不重叠子时间段，在某一个子时间段内，只有不相邻的位线能被选中读出，而其他位线均被钳位在固定电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：尤扬，张建平，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：11[中国|北京]