一种带有非连续型P+屏蔽层的SiCUMOSFET及其制备方法技术

本发明专利技术涉及一种带有非连续型P+屏蔽层的SiC UMOSFET及其制备方法，UMOSFET包括：衬底层；N型漂移层，位于衬底层的上表面；P

【技术实现步骤摘要】
一种带有非连续型P+屏蔽层的SiC UMOSFET及其制备方法


[0001]本专利技术属于功率半导体
，具体涉及一种带有非连续型P+屏蔽层的SiC UMOSFET及其制备方法。

技术介绍

[0002]基于功率半导体器件在电能领域的优异表现，全球功率半导体器件的市场规模正逐渐呈递增态势，而其在我国的市场占比也在稳步提高。又因功率半导体器件朝着大功率、高频率、低功耗的方向发展大趋势，金属
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氧化物半导体场效应晶体管（Metal
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Oxide
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Semiconductor Field
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Effect Transistor，MOSFET）逐渐占据了大量的市场份额。
[0003]碳化硅材料的MOSFET分为横向和纵向MOSFET，不带屏蔽层的传统纵向MOSFET具有较小的比导通电阻，因此可以获得较大的电流。但是，不带屏蔽层的传统U形沟槽金属
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氧化物半导体场效应晶体管（U
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groove
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Metal
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Oxide
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Semiconductor Field
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Effect Transistor，UMOSFET）的槽栅底部转角处由于二维效应形成的极高的电场，使得极易在栅氧化层的转角处击穿，降低器件的静态特性；与此同时UMOSFET的固有电容在高速开关应用中会产生不利的影响，主要表现为栅漏电容使得器件在开关时（工作于饱和区域）发生电压增益并且表现出密勒效应。
[0004]在传统UMOSFET结构中引入带有连续型P（Positive）型重掺杂（P+）屏蔽层，可以在很大程度上保护沟槽底部氧化层不被击穿，但连续型P+屏蔽层不仅增大了器件的导通电阻使得该器件的电流通路减小，还使得栅源电容Cgs迅速增大。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种带有非连续型P+屏蔽层的SiC UMOSFET，以及一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术实施例的第一方面提供一种带有非连续型P+屏蔽层的SiC UMOSFET，包括：衬底层；N型漂移层，位于所述衬底层的上表面；P
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掺杂区，位于所述N型漂移层的表层中；N+掺杂区，位于所述P
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掺杂区的表层中；多边形环形沟槽，位于所述N+掺杂区的四周，深度大于所述N+掺杂区和所述P
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掺杂区的厚度之和；多个屏蔽层，分别位于所述多边形环形沟槽的每个拐角处，且延伸至所述N+掺杂区的上表面和所述N型漂移层中；P+柱，位于所述N+掺杂区的中部，贯穿所述N+掺杂区和所述P
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掺杂区，并延伸至所述N型漂移层之中；电极结构，与所述多边形环形沟槽、所述N+掺杂区和所述衬底层连接。
[0006]在本专利技术的一个实施例中，所述电极结构包括：栅极氧化层，覆盖在所述多边形环形沟槽的表面；栅电极，位于所述栅极氧化层上；源电极，覆盖在所述N+掺杂区上以及所述N+掺杂区上表面的屏蔽层上；漏电极，位于所述衬底层的下表面。
[0007]在本专利技术的一个实施例中，所述屏蔽层的掺杂类型为P+型掺杂。
[0008]在本专利技术的一个实施例中，所述衬底层的材料为N+型掺杂的4H
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SiC。
[0009]在本专利技术的一个实施例中，所述栅电极的材料为PolySi。
[0010]本专利技术实施例的第二方面提供一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法，应用于制备本专利技术实施例第一方面提供的带有非连续型P+屏蔽层的SiC UMOSFET，包括以下步骤：S1：在衬底层上生长原始N型漂移层；在所述原始N型漂移层中离子注入，形成原始P
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掺杂区和原始N+掺杂区；所述原始P
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掺杂区位于所述N型漂移层的表层中，所述原始N+掺杂区位于所述原始P
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掺杂区的表层中；S2：在所述原始N+掺杂区的中部进行离子注入，形成P+柱；所述P+柱贯穿所述原始N+掺杂区和所述原始P
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掺杂区，并延伸至所述原始N型漂移层之中；S3：在所述原始N+掺杂区的每个拐角处进行离子注入，形成多个离子注入区域；所述离子注入区域贯穿所述原始N+掺杂区和所述原始P
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掺杂区，并延伸至所述原始N型漂移层之中；S4：沿所述原始N+掺杂区的周向自所述原始N+掺杂区的边沿刻蚀至所述离子注入区域内，形成多边形环形沟槽，并形成N型漂移层、P
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掺杂区、N+掺杂区和原始屏蔽层；S5：在步骤S4制备的产品上制备电极结构，并形成屏蔽层；所述屏蔽层分布在所述多边形环形沟槽的每个拐角处，且延伸至所述N+掺杂区的上表面和所述N型漂移层中。
[0011]在本专利技术的一个实施例中，步骤S5包括：S501：对所述多边形环形沟槽的表面氧化形成栅极氧化层，并形成所述屏蔽层；S502：在所述栅极氧化层上制备栅电极；S503：在所述N+掺杂区和位于所述N+掺杂区上表面的屏蔽层的表面沉积源极金属，形成源电极；S504：在所述衬底层的下表面制备漏电极。
[0012]在本专利技术的一个实施例中，步骤S3包括：S301：在所述原始N+掺杂区的上表面形成保护层；S302：在所述保护层上的拐角处开孔；S303：对开孔区域进行离子注入，形成多个分布在所述原始N+掺杂区的拐角位置处的离子注入区域；所述离子注入区域贯穿所述原始N+掺杂区和所述原始P
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掺杂区，并延伸至所述原始N型漂移层之中；S304：移除所述保护层。
[0013]在本专利技术的一个实施例中，所述屏蔽层的掺杂类型为P+型掺杂。
[0014]在本专利技术的一个实施例中，步骤S502包括：在所述栅极氧化层上填充PolySi，形成所述栅电极。
[0015]与现有技术相比，本专利技术的有益效果：本专利技术通过形成非连续性的P+屏蔽层从而引入极小的结型场效应晶体管（Junction Field
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Effect Transistor，JFET）区，在保护沟槽底部氧化层不被击穿的同时提高了器件的电流通路并减小了导通电阻，由于与源区相连接的屏蔽层相较带有连续型屏蔽层UMOSFET大幅减小，极大程度上减小了栅源电容Cgs。
附图说明
[0016]图1是本专利技术实施例的一种带有非连续型P+屏蔽层的SiC UMOSFET无电极结构的结构示意图；图2是本专利技术实施例的一种带有非连续型P+屏蔽层的SiC UMOSFET无电极结构的四分之一结构示意图；图3是本专利技术实施例的一种带有非连续型P+屏蔽层的SiC UMOSFET的剖面结构示意图；图4是本专利技术实施例的一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法的步骤S1制备的产品的结构示意图；图5是本专利技术实施例的一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法的步骤S3制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带有非连续型P+屏蔽层的SiC UMOSFET，其特征在于，包括：衬底层（1）；N型漂移层（2），位于所述衬底层（1）的上表面；P
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掺杂区（3），位于所述N型漂移层（2）的表层中；N+掺杂区（4），位于所述P
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掺杂区（3）的表层中；多边形环形沟槽，位于所述N+掺杂区（4）的四周，深度大于所述N+掺杂区（4）和所述P
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掺杂区（3）的厚度之和；多个屏蔽层（6），分别位于所述多边形环形沟槽的每个拐角处，且延伸至所述N+掺杂区（4）的上表面和所述N型漂移层（2）中；P+柱（5），位于所述N+掺杂区（4）的中部，贯穿所述N+掺杂区（4）和所述P
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掺杂区（3），并延伸至所述N型漂移层（2）之中；电极结构，与所述多边形环形沟槽、所述N+掺杂区（4）和所述衬底层（1）连接。2.根据权利要求1所述的一种带有非连续型P+屏蔽层的SiCUMOSFET，其特征在于，所述电极结构包括：栅极氧化层（8），覆盖在所述多边形环形沟槽的表面；栅电极（9），位于所述栅极氧化层（8）上；源电极（10），覆盖在所述N+掺杂区（4）上以及所述N+掺杂区（4）上表面的屏蔽层（6）上；漏电极（11），位于所述衬底层（1）的下表面。3.根据权利要求1所述的一种带有非连续型P+屏蔽层的SiC UMOSFET，其特征在于，所述屏蔽层（6）的掺杂类型为P+型掺杂。4.根据权利要求1所述的一种带有非连续型P+屏蔽层的SiC UMOSFET，其特征在于，所述衬底层（1）的材料为N+型掺杂的4H
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SiC。5.根据权利要求2所述的一种带有非连续型P+屏蔽层的SiC UMOSFET，其特征在于，所述栅电极（9）的材料为PolySi。6.一种带有非连续型P+屏蔽层的SiC UMOSFET的制备方法，其特征在于，应用于制备权利要求1~5任一项所述的带有非连续型P+屏蔽层的SiC UMOSFET，包括以下步骤：S1：在衬底层（1）上生长原始N型漂移层（201）；在所述原始N型漂移层（201）中离子注入，形成原始P
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掺杂区（301）和原始N+掺杂区（401）；所述原始P
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掺杂区（301）位于所述原始N型漂移层（201）的表层中，所述原始N+掺杂区（401）位于所述原始P
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掺杂区（301）的表层中；S2：在所述原始N+掺杂区（401）...

【专利技术属性】
技术研发人员：宋庆文，王晨谕，李靖域，袁昊，汤晓燕，张玉明，何晓宁，肖雨佳，
申请(专利权)人：陕西半导体先导技术中心有限公司，
类型：发明
国别省市：