基于链表的交换网络中队列缓冲管理方法技术

基于链表的交换网络中队列缓冲管理方法，属于计算机网络技术领域，其特征在于：同时采用ＤＲＡＭ以及ＳＲＡＭ构造数据与控制分离的链表单元结构，通过链表方式对外存空间进行管理，实现多队列结构；利用队列操作以数据包为单位这个特点，压缩存储链表单元中的控制信息，提高了链表单元的存储效率；通过流水线设计实现多个链表单元的并发处理，克服了存储器延迟的不利影响，提高了链表的操作效率。它的特点在于吞吐率高，扩展性好。

【技术实现步骤摘要】

【技术保护点】
基于链表的交换网络中队列缓冲管理方法，其特征在于，所述方法是一种基于链表的交换网络中多队列缓冲管理的方法，是在一种队列缓冲管理系统中依次按以下步骤实现的：　步骤（１）．构建一个用于所述交换网络中多队列缓冲管理的队列管理系统，所述系统含 有：ＦＰＧＡ芯片、缓存数据包ＤＲＡＭ和缓存数据包描述控制信息用的ＳＲＡＭ，其中：　ＦＰＧＡ芯片含有：队列管理模块和片内存储器，其中　队列管理模块设有：数据包输入端口和数据包输出端口，　片内存储器ＭＲＡＭ，与所述队列管理模块 互连，　缓存数据包ＤＲＡＭ，与所述队列管理模块互连，所述缓存数据包ＤＲＡＭ是一种延迟压缩式的ＲＬＤＲＡＭ，以１６个周期为读写操作的最小时间单位，实际配置为６４Ｂ×５１２Ｋ，拥有读／写分离的数据总线，但读写复用一套地址及控制总线，　 　缓存数据包描述控制信息用的ＳＲＡＭ，型号为ＣＹＴＣ１３７０Ｃ，拥有一套读写复用的数据和控制总线，实际配置为３２ｂｉｔｓ×５１２Ｋ；　步骤（２）．把所选ＲＬＤＲＡＭ和ＳＲＡＭ共同组成一个“数据域和控制域分离”的链表单元，所述的每个链表 单元包含一个６４Ｂ的数据域和一个３２ｂｉｔｓ的控制域，由拥有相同高位地址的所述ＲＬＤＲＡＭ和ＳＲＡＭ组成，　步骤（３）．在所述ＦＰＧＡ中建立一个链表空间管理结构实现的５１２Ｋ个所述链表单元的管理：在该ＦＰＧＡ的片内存储器ＭＲＡＭ中额外 维护每个逻辑队列的头尾指针，以对应于头尾链表单元对应的外存地址，再通过一个存有空闲链表头尾指针的独立队列Ｆｒｅｅｌｉｓｔ，实现对空闲链表单元的管理，　步骤（４）．把所述交换网络中多队列缓冲的控制信息进行最大限度的压缩后得到：流号Ｆｌｏ ｗ　Ｎｏ，占１６ｂｉｔｓ，分段信息Ｓｅｇ．Ｉｎｆｏ占２ｂｉｔｓ，信元长度ｌｅｎｇｔｈ占５ｂｉｔｓ，数据包总长度Ｔｏｔａｌ　Ｌｅｎｇｔｈ占９ｂｉｔｓ，其中：　流号Ｆｌｏｗ　Ｎｏ，高位表示目的线卡号Ｃａｒｄ　Ｎｏ，　分段信息Ｓｅｇ． Ｉｎｆｏ，其中包括：四种状态：“０１”表示数据包头，“００”表示数据包中段，“１０”表示数据包尾，“１１”表示独立数据包，　然后，在第一个链表单元中存储所述１６ｂｉｔｓ流号和９ｂｉｔｓ数据包总长度信息，在后继链表单元的后继信元中存储所 述分段信息Ｓｅｇ．Ｉｎｆｏ，以便在对所述ＤＲＡＭ进行操作的同时读取所述ＳＲＡＭ中下一链表单元的控制信息，　步骤（５）．按以下步...

【技术特征摘要】

【专利技术属性】
技术研发人员：林栋，刘斌，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]