本公开的实施例涉及电子器件以及半导体结构。一种电子器件，包括：半导体衬底，具有第一表面；以及晶体管，其栅极包含在沟槽中，沟槽在半导体衬底中延伸，每个晶体管在半导体衬底中包括：第一导电类型的掺杂半导体阱，其中具有晶体管通道，掺杂半导体阱被埋置在半导体衬底中，并且与沟槽之间的两个相邻沟槽接触，第二导电类型的第一掺杂半导体区域，在掺杂半导体阱中与掺杂半导体阱接触并且与两个相邻沟槽接触，第二导电类型的第二掺杂半导体区域，在第一掺杂半导体区中延伸并且在第一表面上暴露，以及第一导电类型的第三掺杂半导体区域。利用本公开的实施例有利地允许能够增加漂移区域的掺杂浓度，同时确保晶体管在应用最大电压时不会恶化。电压时不会恶化。电压时不会恶化。
【技术实现步骤摘要】
电子器件和半导体结构
[0001]本公开大体上涉及电子器件，并且更具体地涉及包括晶体管的电子器件。
技术介绍
[0002]在某些电子器件中，场效应晶体管在非导电状态下用于阻断高压，通常大于10V、例如约40V、甚至大于100V。这种场效应晶体管通常仅适用于当漏源电压为正时阻断高漏源电压。为了获得正电压或负电压的阻断，可能需要两个反并联的场效应晶体管。这可能是笨重和昂贵的。
技术实现思路
[0003]本公开的目的是提供一种电子器件以及半导体结构，以至少部分地解决现有技术中存在的上述问题。
[0004]本公开的一方面提供了一种电子器件，包括：半导体衬底，具有第一表面；以及晶体管，其栅极包含在沟槽中，所述沟槽在所述半导体衬底中延伸，每个晶体管在所述半导体衬底中包括：第一导电类型的掺杂半导体阱，其中具有晶体管通道，所述掺杂半导体阱被埋置在所述半导体衬底中，并且与所述沟槽之间的两个相邻沟槽接触，第二导电类型的第一掺杂半导体区域，所述第二导电类型与所述第一导电类型相对，所述第二导电类型的第一掺杂半导体区域在所述掺杂半导体阱中，与所述掺杂半导体阱接触，并且与所述两个相邻沟槽接触，所述第二导电类型的第二掺杂半导体区域，其掺杂程度比所述第一掺杂半导体区域更重，在所述第一掺杂半导体区中延伸并且在所述第一表面上暴露，以及所述第一导电类型的第三掺杂半导体区域，其掺杂程度比所述掺杂半导体阱更重，在所述掺杂半导体阱中并且在所述第一表面上暴露，所述第一导电类型的第三掺杂半导体区域与所述第一掺杂半导体区域接触，所述第三掺杂半导体区域与所述掺杂半导体阱接触并且在所述半导体衬底中延伸。
[0005]根据一个或多个实施例，其中所述第二半导体区域与所述两个相邻沟槽接触。
[0006]根据一个或多个实施例，其中所述第三半导体区域与所述两个相邻沟槽接触。
[0007]根据一个或多个实施例，其中所述第一半导体区域包括第一半导体子区域和至少一个第二半导体子区域，所述第一半导体子区域包含所述第二半导体区域，并且所述至少一个第二半导体子区域在所述第一表面上暴露并且将所述第一半导体子区域耦合到所述第三半导体区域，所述第一半导体子区域的最大深度大于所述第二半导体子区域的最大深度。
[0008]根据一个或多个实施例，其中每个晶体管在包含所述晶体管的栅极的沟槽中包括：第一电绝缘层，在所述晶体管的所述栅极和所述半导体阱之间；导电元件，位于所述沟槽中；第二电绝缘层，在所述导电元件和所述半导体衬底之间；以及第三电绝缘层，在所述导电元件和所述栅极之间。
[0009]根据一个或多个实施例，其中所述晶体管的所述第二半导体区域被电连接在一
起，并且其中所述晶体管的所述第三半导体区域被电连接在一起。
[0010]根据一个或多个实施例，其中所述半导体衬底包括：第二表面，与所述第一表面相对，每个晶体管在所述半导体衬底中还包括所述第二导电类型的第四掺杂半导体区域，所述第四掺杂半导体区域位于所述掺杂半导体阱上并且与所述掺杂半导体阱接触，以及所述第二导电类型的第五掺杂半导体区域，比第四半导体区域掺杂更重，并且在所述第二表面上暴露。
[0011]根据一个或多个实施例，其中对于每对相邻沟槽，所述晶体管的至少一些所述第三半导体区域与所述晶体管的所述第二半导体区域交替。
[0012]根据一个或多个实施例，其中所述晶体管的两个相邻晶体管的所述掺杂半导体阱相交。
[0013]一种半导体结构，包括：衬底；沟槽，从所述衬底的第一侧延伸至所述衬底中；以及第一导电结构和第二导电结构，在所述沟槽中，所述第一导电结构与所述第二导电结构被布置为彼此垂直并且通过第一绝缘层彼此垂直分隔。
[0014]根据一个或多个实施例，半导体结构包括第一掺杂半导体区域和第二掺杂半导体区域，每个掺杂半导体区域都横向邻近所述沟槽，所述第一掺杂半导体区域至少部分被包含在所述第二掺杂半导体区域内。
[0015]根据一个或多个实施例，其中所述第二掺杂区域包括与所述第一掺杂半导体区域接触的第一部分和远离所述第一掺杂半导体区域的第二部分，所述第一部分延伸到比所述第二部分更深的所述衬底中。
[0016]根据一个或多个实施例，其中所述第一掺杂半导体区域和所述第二掺杂半导体区域被掺杂有第一导电类型。
[0017]根据一个或多个实施例，半导体结构还包括第二导电类型的第三掺杂半导体区域，所述第二掺杂半导体区域横向邻近于所述沟槽，所述第二掺杂半导体区域横向地位于所述第三掺杂半导体区域和所述第一掺杂半导体区域之间。
[0018]根据一个或多个实施例，半导体结构还包括横向地位于所述第二导电结构和所述沟槽的侧壁之间的第二绝缘层。
[0019]根据一个或多个实施例，半导体结构还包括横向地位于所述第一导电结构和沟槽侧壁之间的第三绝缘层，所述第三绝缘层和所述第二绝缘层具有不同厚度。
[0020]根据一个或多个实施例，半导体结构还包括横向邻近所述沟槽的掺杂半导体阱，所述第一掺杂半导体区域和所述第二掺杂半导体区域各自至少部分地在所述掺杂半导体阱内，所述掺杂半导体阱延伸到与所述沟槽相同深度的衬底中。
[0021]根据一个或多个实施例，半导体结构还包括在所述衬底的第二侧处的第四掺杂层，所述第二侧与所述第一侧相对。
[0022]利用本公开的实施例有利地允许能够增加漂移区域的掺杂浓度，同时确保晶体管在应用最大电压时不会恶化。
附图说明
[0023]上述特征和优点以及其他特征和优点，将在以下以图解方式给出的具体实施例描述中详细描述，而不限于参考附图，其中：
[0024]图1A是包含晶体管的电子器件实施例的局部简化横截面图；
[0025]图1B是图1A器件的另一个局部简化横截面图；
[0026]图1C是图1A器件的另一个局部简化横截面图；
[0027]图1D是图1A器件的部分简化顶视图；
[0028]图2是图1A至1D器件的部分简化横截面透视图；
[0029]图3A是与图1A类似的局部简化横截面图，说明了晶体管的源极和阱的连接；
[0030]图3B是另一个部分简化的横向截面图，类似于图1B，说明了晶体管门的连接的一个实施例；
[0031]图4是说明晶体管连接实施例的部分简化俯视图；
[0032]图5是说明晶体管连接的另一个实施例的部分简化俯视图；
[0033]图6示出了制造图1A至1D和2所示器件的方法的实施例的步骤；
[0034]图7说明了该方法的另一个步骤；
[0035]图8说明了该方法的另一个步骤；
[0036]图9说明了该方法的另一个步骤；
[0037]图10说明了该方法的另一个步骤；
[0038]图11说明了该方法的另一个步骤；
[0039]图12用三个视图说明了该方法的另一个步骤；
[0040]图13用三个视图说明了该方法的另一个步骤；
[0041]图14用三个视图说明了该方法的另一本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种电子器件，其特征在于，包括：半导体衬底，具有第一表面；以及晶体管，其栅极包含在沟槽中，所述沟槽在所述半导体衬底中延伸，每个晶体管在所述半导体衬底中包括：第一导电类型的掺杂半导体阱，其中具有晶体管通道，所述掺杂半导体阱被埋置在所述半导体衬底中，并且与所述沟槽之间的两个相邻沟槽接触，第二导电类型的第一掺杂半导体区域，所述第二导电类型与所述第一导电类型相对，所述第二导电类型的第一掺杂半导体区域在所述掺杂半导体阱中，与所述掺杂半导体阱接触，并且与所述两个相邻沟槽接触，所述第二导电类型的第二掺杂半导体区域，其掺杂程度比所述第一掺杂半导体区域更重，在所述第一掺杂半导体区中延伸并且在所述第一表面上暴露，以及所述第一导电类型的第三掺杂半导体区域，其掺杂程度比所述掺杂半导体阱更重，在所述掺杂半导体阱中并且在所述第一表面上暴露，所述第一导电类型的第三掺杂半导体区域与所述第一掺杂半导体区域接触，所述第三掺杂半导体区域与所述掺杂半导体阱接触并且在所述半导体衬底中延伸。2.根据权利要求1所述的电子器件，其特征在于，所述第二掺杂半导体区域与所述两个相邻沟槽接触。3.根据权利要求1所述的电子器件，其特征在于，所述第三掺杂半导体区域与所述两个相邻沟槽接触。4.根据权利要求1所述的电子器件，其特征在于，所述第一掺杂半导体区域包括第一半导体子区域和至少一个第二半导体子区域，所述第一半导体子区域包含所述第二掺杂半导体区域，并且所述至少一个第二半导体子区域在所述第一表面上暴露并且将所述第一半导体子区域耦合到所述第三掺杂半导体区域，所述第一半导体子区域的最大深度大于所述第二半导体子区域的最大深度。5.根据权利要求1所述的电子器件，其特征在于，每个晶体管在包含所述晶体管的栅极的沟槽中包括：第一电绝缘层，在所述晶体管的所述栅极和所述半导体阱之间；导电元件，位于所述沟槽中；第二电绝缘层，在所述导电元件和所述半导体衬底之间；以及第三电绝缘层，在所述导电元件和所述栅极之间。6.根据权利要求1所述的电子器件，其特征在于，所述晶体管的所述第二掺杂半导体区域被电连接在一起，并且其中所述晶体管的所述第三掺杂半导体区域被电连接在一起。7.根据权利要求1所述的电子器件，其特征在于，所述半导体衬底包括：第二表面，与所述第一表面相对，每个晶体管在所述半导体衬底中还包括所述第二导电类型的第四掺杂半导体区域，所述第四掺杂...
【专利技术属性】
技术研发人员：R，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：
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