半导体器件制造技术

本实用新型专利技术公开了一种半导体器件，包括衬底、至少一堆叠层、第一金属层、第二金属层、通道结构、以及阻障层。堆叠层设置在衬底上，第一金属层、第二金属层设置在衬底上、分别位在堆叠层的下方与上方。通道结构设置在衬底上，部分重叠第二金属层、堆叠层、与部分的第一金属层。阻障层设置在第二金属层内，其中，阻障层夹设在第二金属层与通道结构之间，并且在水平方向上的最大宽度大于通道结构的最大宽度。由此，通过阻障层的设置可有效防止第二金属层所包括的金属离子扩散而污染通道结构。如此，可提升半导体器件的结构可靠性与性能。提升半导体器件的结构可靠性与性能。提升半导体器件的结构可靠性与性能。

【技术实现步骤摘要】
半导体器件


[0001]本技术是关于一种半导体器件，特别是关于一种具有垂直通道结构的半导体器件。

技术介绍

[0002]透过改善工艺技术、电路设计、程序设计算法和制作方法可使平面式的半导体器件缩至更小的尺寸。然而，随着半导体器件的特征尺寸逐渐接近下限，相关器件的制作方法变得极富挑战性并且高成本。现今，平面式半导体器件的发展已达瓶颈，为能解决上述平面式半导体器件的密度极限问题，具有立体结构的半导体器件已成为目前的主流发展趋势，诸如三维NAND等半导体存储器件及相关制作工艺不断地改良，以在制作工艺简化的前提下维持良好的器件效能。

技术实现思路

[0003]本技术目的在于提供一种半导体器件，额外地在通道结构与金属层之间设有阻障层，以避免所述通道结构直接接触所述金属层。如此，通过所述阻障层的设置可有效防止所述金属层内的金属离子扩散至所述通道结构、进而污染所述通道结构。如此，可提升半导体器件的结构可靠性与性能。
[0004]本技术目的在于提供一种半导体器件，包括衬底、至少一堆叠层、第一金属层与第二金属层、通道结构、以及阻障层。所述至少一堆叠层设置在所述衬底上。所述第一金属层与所述第二金属层设置在所述衬底上、分别位在所述至少一堆叠层的下方与上方。所述通道结构设置在所述衬底上，部分重叠所述第二金属层、所述至少一堆叠层、与部分的所述第一金属层。所述阻障层设置在所述第二金属层内，其中，所述阻障层夹设在所述第二金属层与所述通道结构之间，所述阻障层在水平方向上的最大宽度大于所述通道结构的最大宽度。
附图说明r/>[0005]所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0006]图1为半导体器件在形成通孔后的剖面示意图；
[0007]图2为半导体器件在形成阻障材料层后的剖面示意图；
[0008]图3为半导体器件在进行平坦化制作工艺后的剖面示意图；
[0009]图4为半导体器件在形成另一通孔后的剖面示意图；
[0010]图5为半导体器件在形成另一阻障材料层后的剖面示意图；
[0011]图6为半导体器件在进行另一平坦化制作工艺后的剖面示意图；
[0012]图7为半导体器件在形成通道孔后的剖面示意图；以及
[0013]图8为半导体器件在形成通道结构后的剖面示意图。
[0014]图9所绘示为根据本技术第二实施例中半导体器件的制作方法的示意图。
[0015]图10所绘示为根据本技术第三实施例中半导体器件的制作方法的示意图。
[0016]图11所绘示为根据本技术第四实施例中半导体器件的制作方法的示意图。
[0017]图12所绘示为根据本技术优选实施例中的半导体器件的示意图。
[0018]其中，附图标记说明如下：
[0019]100衬底
[0020]110第一金属层
[0021]112、142通孔
[0022]114、144掩模层
[0023]116、146光致抗蚀刻层
[0024]118、148阻障材料层
[0025]120阻障材料层
[0026]122、222另一阻障层
[0027]130堆叠层
[0028]140第二金属层
[0029]150阻障材料层
[0030]152、252阻障层
[0031]160、260通道孔
[0032]162通道层
[0033]164绝缘层
[0034]166导电层
[0035]170、170a、370通道结构
[0036]180隔绝层
[0037]200、200a、201半导体器件
[0038]300三维NAND存储器件
[0039]310字线接触插塞
[0040]332导体层
[0041]334电介质层
[0042]362绝缘层
[0043]364通道层
[0044]366绝缘层
[0045]P1表面处理制作工艺
[0046]W1、W2、W3最大宽度
具体实施方式
[0047]为使熟悉本技术所属
的一般技术者能更进一步了解本技术，下文特列举本技术的数个优选实施例，并配合所附的附图，详细说明本技术的构成
内容及所欲达成的功效。熟习本技术所属领域的技术人员能在不脱离本技术的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0048]图1至图8所绘示者为根据本技术第一实施例中半导体器件200的制作方法的示意图。首先，请参考图1所示，提供衬底100，衬底100例如是硅衬底(silicon substrate)、含硅衬底(silicon
‑
containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘上覆硅衬底(silicon
‑
on
‑
insulator substrate)或其他合适的材料所构成的衬底。本领域者应可轻易理解衬底100上或衬底100内还可依据实际器件需求而进一步形成各种所需的半导体组件，例如是导电型式相同或不同的晶体管如P型晶体管(PMOS)、N型晶体管(NMOS)，存储器或是互连结构(interconnection)等。
[0049]接着，在衬底100上形成第一金属层110，并通过形成在第一金属层110上的掩模结构，在第一金属层110内形成贯穿第一金属层110的通孔112。细部来说，所述掩模结构包括依序堆叠在第一金属层110上的掩模(mask)层114与光致抗蚀刻(photoresist)层116，通过所述掩模结构进行图案化制作工艺，将光致抗蚀刻层116的图案依序转移到下方的掩模层114与第一金属层110上，即可在第一金属层110内形成通孔112，而暴露出一部分的衬底100。在一实施例中，第一金属层110例如包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)等金属导电材料，掩模层114例如包括氮化硅、碳氮化硅、氮氧化硅等介电材料，光致抗蚀刻层116则例如包括合适的光致抗蚀刻材料，但不以此为限。
[0050]如图2所示，在移除光致抗蚀刻层116后，利用沉积制作工艺在衬底100上形成阻障材料层118，填满通孔112并进一步覆盖在掩模层114上。需注意的是，阻障材料层118例如包括一导电材料，优选地选自由氧化铟铝锌(InAlZnO)、氧化铟锡(indium tin oxide,ITO)、掺杂的氧化铟镓锌(indium gallium zinc oxide,IGZO)、氮化钛(TiN)、氮化钽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；至少一堆叠层，设置在所述衬底上；第一金属层与第二金属层，设置在所述衬底上、分别位在所述至少一堆叠层的下方与上方；通道结构设置在所述衬底上，部分重叠所述第二金属层、所述至少一堆叠层、与部分的所述第一金属层；以及阻障层，设置在所述第二金属层内，其中，所述阻障层夹设在所述第二金属层与所述通道结构之间，所述阻障层在水平方向上的最大宽度大于所述通道结构的最大宽度。2.根据权利要求1所述的半导体器件，其特征在于，还包括：一隔离层，设置在所述阻障层与所述通道结构之间。3.根据权利要求1所述的半导体器件，其特征在于，还包括：另一阻障层设置在所...

【专利技术属性】
技术研发人员：林毓纯，陈笋弘，刘安琪，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：