改善NMOS、PMOS栅极高度差的方法技术

本发明专利技术提供一种改善NMOS、PMOS栅极高度差的方法，提供衬底，衬底上至少包括PMOS区域和NMOS区域，PMOS区域和NMOS区域上均形成有栅极叠层以及位于栅极叠层侧壁上的侧墙；栅极叠层由自下而上依次堆叠的伪栅多晶硅层、栅极氮化层、栅极氧化层组成，栅极氮化层和栅极氧化层的厚度分别为第一、二设置值；根据栅极氮化层和栅极氧化层的厚度，在衬底上形成覆盖栅极叠层的光阻层；回刻蚀光阻层及其下方的栅极氧化层、栅极氮化层、侧墙至伪栅多晶硅层裸露，使得保留在PMOS区域以及NMOS区域上的侧墙的高度差符合目标范围。本发明专利技术改善PMOS区域的金属栅高度，在后续N/PMOS上金属栅极上的接触孔结构差异变小，获得良率提升，不会因PMOS区域的金属栅高度过低造成额外良率损失。属栅高度过低造成额外良率损失。属栅高度过低造成额外良率损失。

【技术实现步骤摘要】
改善NMOS、PMOS栅极高度差的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善NMOS、PMOS栅极高度差的方法。

技术介绍

[0002]对于28纳米技术节点的高K金属栅大尺寸Die的制造，SRAM(静态随机存储器)良率重要考核指标受中段工艺影响较大。在实际生产过程中，由于N/PMOS周围环境不同(PMOS有源区通常设置有锗硅外延层，NMOS有源区通常设置有硅外延层)导致存在高度差异，导致后续N/PMOS上金属栅极上的接触孔结构的RC(电容电阻)差异较大从而造成良率损失。
[0003]为解决上述问题，需要提出一种新型的改善NMOS、PMOS栅极高度差的方法。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善NMOS、PMOS栅极高度差的方法，用于解决现有技术中N/PMOS周围环境不同(PMOS有源区通常设置有锗硅外延层，NMOS有源区通常设置有硅外延层)导致存在高度差异，导致后续N/PMOS上金属栅极上的接触孔结构的电容电阻差异较大从而造成良率损失的问题。...

【技术保护点】

【技术特征摘要】
1.一种改善NMOS、PMOS栅极高度差的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上至少包括PMOS区域和NMOS区域，所述PMOS区域和所述NMOS区域上均形成有栅极叠层以及位于所述栅极叠层侧壁上的侧墙；所述栅极叠层由自下而上依次堆叠的伪栅多晶硅层、栅极氮化层、栅极氧化层组成，所述栅极氮化层和所述栅极氧化层的厚度分别为第一、二设置值；所述PMOS区域上的所述栅极叠层两侧的源漏区上形成有第一外延层；所述NMOS区域上的所述栅极叠层两侧的源漏区上形成有第二外延层；步骤二、根据所述栅极氮化层和所述栅极氧化层的厚度，在所述衬底上形成覆盖所述栅极叠层的光阻层；步骤三、回刻蚀所述光阻层及其下方的所述栅极氧化层、栅极氮化层、所述侧墙至所述伪栅多晶硅层裸露，使得保留在所述PMOS区域以及所述NMOS区域上的所述侧墙的高度差符合目标范围；步骤四、去除剩余的所述光阻层以及所述伪栅多晶硅层；步骤五、在所述PMOS区域、所述NMOS区域上的所述侧墙间分别形成金属栅结构；步骤六、在所述衬底上形成覆盖所述侧墙、所述金属栅结构的第零层间介质层；步骤七、研磨所述第零层间介质层至所述金属栅上；步骤八、在所述金属栅、所述第零层间介质层上形成第一层间介质层，之后在所述第一层间介质层上形成分别与所述PMOS区域、所述NMOS区域上的所述金属栅电连接的接触孔结构。2.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。3.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述第一外延层为硅外延层。4.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述第二外延层为锗硅外延层。5.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述侧墙的材料为氮化硅、氮碳化硅、氮氧化硅中的任意一种。6.根据权利要求1所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中的所述PMOS区域和所述NMOS区域的源漏区及所述侧墙的侧壁还形成有保护层。7.根据权利要求6所述的改善NMOS、PMOS栅极高度差的方法，其特征在于：步骤一中所述保护层的材料为二氧化硅或氮化硅。8.根据权利要求...

【专利技术属性】
技术研发人员：彭冠乔，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：