具有用于更大读取稳定性的纳米带宽度调制的SRAM制造技术

集成电路(IC)静态随机存取存储器(SRAM)包括具有不同纳米带宽度的共线通过栅极晶体管和下拉晶体管。所述通过栅极晶体管之内相对于所述下拉晶体管窄的带宽度可以减小位单元的读取不稳定性，和/或减小与耦接至所述位单元的读取辅助电路相关联的开销。在一些示例中，更窄和更宽带宽度之间的过渡关于访问和下拉晶体管两者的带共享的中心线是对称的。在一些示例中，带宽度过渡定位于由访问和下拉晶体管共享的掺杂半导体区域之内，并且可以定位于端子接触金属化部下方。在一些示例中，围绕不同宽度的带的掺杂半导体区域也具有不同宽度。同宽度的带的掺杂半导体区域也具有不同宽度。同宽度的带的掺杂半导体区域也具有不同宽度。

【技术实现步骤摘要】
具有用于更大读取稳定性的纳米带宽度调制的SRAM

技术介绍

[0001]集成电路(IC)器件常常包括静态随机存取存储器(SRAM)。微处理器芯片例如将大量芯片面积专用于SRAM阵列，作为存储由算术逻辑单元(ALU)处理的位的低电平高速缓存。SRAM阵列包括多个SRAM位单元。图1示出了常规六晶体管(6T)SRAM位单元100，其包括六个晶体管，包括两个p沟道负载或“上拉”晶体管120和四个n沟道晶体管，四个n沟道晶体管进一步包括两个驱动或“下拉”晶体管125和两个通过栅极晶体管130。
[0002]在位单元100工作期间，当字线(WL)被驱动到某一电压电势时，位线(BL)被驱动到Vcc，位线条(BLB)被驱动到Vss，反相器节点N1暴露于BL，这可能诱发读取干扰。因此，很多SRAM实施方式包括耦接至SRAM位单元100的读取辅助电路(未示出)。读取辅助电路可以具有各种拓扑，但通常可操作用于降低字线(WL)电压，从而弱化N1/N2节点暴露于BL/BLB。这样的读取辅助电路可能占用很大芯片面积并且减少SRAM读取。因此，对SRAM位单元架构进行改进，以能够减小SRA本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静态随机存取存储器(SRAM)单元结构，包括：第一晶体管，所述第一晶体管包括纳米带堆叠体的具有第一带宽度的第一部分；以及与所述第一晶体管具有相同导电类型的第二晶体管，所述第二晶体管包括所述纳米带堆叠体的第二部分，其中，所述第二部分具有大于所述第一带宽度的第二带宽度，并且其中，所述纳米带堆叠体的所述第一部分的中心线与所述纳米带堆叠体的所述第二部分的中心线共线。2.根据权利要求1所述的SRAM单元结构，其中，所述第一晶体管具有n型导电性，并且所述第一带宽度和所述第二带宽度之间的过渡由n型掺杂半导体材料包封。3.根据权利要求2所述的SRAM单元结构，其中，所述n型掺杂半导体材料的与所述纳米带堆叠体的所述第一部分相邻的第一部分的总宽度比所述n型掺杂半导体材料的与所述纳米带堆叠体的所述第二部分相邻的第二部分的总宽度窄。4.根据权利要求2所述的SRAM单元结构，还包括与所述n型掺杂半导体材料接触的金属化特征，其中，所述第一带宽度和所述第二带宽度之间的所述过渡在所述金属化特征下方。5.根据权利要求1
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4中的任一项所述的SRAM单元结构，其中，所述第一带宽度和所述第二带宽度之间的过渡在所述第一晶体管的栅电极和所述第二晶体管的n型掺杂半导体材料之间。6.根据权利要求1
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4中的任一项所述的SRAM单元结构，其中，所述第一带宽度和所述第二带宽度之间的过渡在所述第二晶体管的栅电极和所述第一晶体管的n型掺杂半导体材料之间。7.根据权利要求1
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4中的任一项所述的SRAM单元结构，其中，所述第一晶体管是通过栅极晶体管，所述第二晶体管是下拉晶体管，并且所述SRAM单元结构还包括：第二通过栅极晶体管，所述第二通过栅极晶体管包括第二纳米带堆叠体的具有所述第一带宽度的第一部分；以及第二下拉晶体管，所述第二下拉晶体管包括所述第二纳米带堆叠体的具有所述第二带宽度的第二部分，其中，所述第二纳米带堆叠体的所述第一部分的中心线与所述第二纳米带堆叠体的所述第二部分的中心线共线。8.根据权利要求1
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4中的任一项所述的SRAM单元结构，其中，所述第一晶体管是通过栅极晶体管，所述第二晶体管是下拉晶体管，并且所述SRAM单元结构还包括一对上拉晶体管，所述上拉晶体管包括具有最多所述第一带宽度的纳米带堆叠体。9.根据权...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：