一种冗余互锁的抗多位单粒子翻转触发器电路制造技术

本申请公开了一种冗余互锁的抗多位单粒子翻转触发器电路，包括输入输出电路、传输门电路、时钟输出电路以及冗余互锁的主从锁存器电路。反相器电路用于反相输入数据信号D、时钟信号以及输出数据到触发器电路的输出端Q。传输门电路用于控制信号在主从锁存器中的传播。冗余互锁的主从锁存器电路用于锁存数据以及保证电路在受到单粒子辐射时信号保持正确的状态。本申请设计的电路，针对单粒子翻转，加固效果好，电路设计简单，易实现。易实现。易实现。

【技术实现步骤摘要】
一种冗余互锁的抗多位单粒子翻转触发器电路


[0001]本申请涉及触发器电路的
，特别是一种冗余互锁的抗多位单粒子翻转触发器电路。

技术介绍

[0002]随着CMOS工艺进入纳米尺寸，晶体管的尺寸发生缩减，器件间的排列更加紧密，导致电路中敏感节点间的物理距离变得越来越短。在太空中，如果器件受到外界射线或粒子轰击，器件间的电荷共享效应会更加显著。由于器件间的间距越来越小，单个高能粒子可能会入射到多个敏感区域，两个或两个以上敏感节点同时收集电荷，导致电路发生单粒子翻转(Single Event Upset，SEU)的概率大幅增加。传统的抗单粒子翻转的SEU加固方法的针对性和有效性下降。目前。单粒子翻转已使得航天系统的可靠性受到严重的影响，威胁航天系统的正常运行。
[0003]对于数字集成电路设计而言，触发器电路是最基本的单元，其自身的抗辐射性能十分关键和重要。随着集成电路尺寸的缩小，集成电路的性能也随之提升，半导体器件对于外部的干扰越来越敏感。广泛使用的双互锁结构(Dual Interlocked Storage Cell，DICE)、三模冗余结构。尽管对于抗单粒子翻转被证明有效，但随着工艺的进步，其加固设计的开销占比越来越大，且其软错误率仍然呈上升趋势。并且这两种结构只能同于抗单粒子单位翻转，并不能用于抗单粒子多位翻转。无法适用纳米工艺下的单粒子加固需求。

技术实现思路

[0004]本申请克服现有技术的不足，提供一种冗余互锁的抗多位单粒子翻转触发器电路，实现抗多位单粒子翻转加固。
[0005]第一方面，提供了一种触发器电路，包括第一反相器电路、第二反相器电路、第一传输门电路、第二传输门电路、第一冗余互锁电路和时钟反相器电路；
[0006]所述第一反相器电路的输入端为所述触发器电路的输入端，所述第一反相器电路的输出端与所述第一传输门电路的输入端、第二传输门电路的输入端连接，所述第一传输门电路的输出端与所述第一冗余互锁电路的第一输入端连接，所述第二传输门电路的输出端与所述第一冗余互锁电路的第二输入端连接，所述时钟反相器电路用于向所述第一冗余互锁电路输入时钟信号，所述第一冗余互锁电路的输出端用于通过所述第二反相器电路输出信号。
[0007]结合第一方面，在第一方面的某些实现方式中，所述第一冗余互锁电路包括第一C单元电路、第二C单元电路、第一时钟控制C单元电路、第二时钟控制C单元电路；
[0008]所述第一冗余互锁电路的第一输入端接所述第一C单元电路的第一输入端、所述第二C单元电路的第一输入端和所述第一时钟控制C单元电路的输出端；
[0009]所述第一冗余互锁电路的第二输入端接所述第一C单元电路的第二输入端、所述第二C单元电路的第二输入端和所述第二时钟控制C单元电路的输出端；
[0010]所述第一冗余互锁电路的第一输出端接所述第一C单元电路的输出端、所述第一时钟控制C单元电路的第一输入端和所述第二时钟控制C单元电路的第一输入端；
[0011]所述第一冗余互锁电路的第二输出端接所述第二C单元电路的输出端、所述第一时钟控制C单元电路的第二输入端和所述第二时钟控制C单元电路的第二输入端；
[0012]所述第一时钟控制C单元电路的第一时钟端接所述时钟反相器电路的输入端，所述第一时钟控制C单元电路的第二时钟端接所述时钟反相器电路的输出端；
[0013]所述第二时钟控制C单元电路的第一时钟端接所述时钟反相器电路的输入端，所述第二时钟控制C单元电路的第二时钟端接所述时钟反相器电路的输出端。
[0014]结合第一方面，在第一方面的某些实现方式中，所述触发器电路还包括第三传输门电路、第四传输门电路和第二冗余互锁电路；所述第一冗余互锁电路的第一输出端与所述第三传输门电路的输入端连接，所述第一冗余互锁电路的第二输出端与所述第四传输门电路的输入端连接，所述第三传输门电路的输出端与所述第二冗余互锁电路的第一输入端连接，所述第四传输门电路的输出端与所述第二冗余互锁电路的第二输入端连接，所述时钟反相器电路用于向所述第二冗余互锁电路输入时钟信号，所述第二冗余互锁电路的第一输出端用于通过所述第二反相器电路输出信号；
[0015]所述第二冗余互锁电路的第一时钟端输入的时钟信号，与所述第一冗余互锁电路的第一时钟端输入的时钟信号相反，
[0016]所述第二冗余互锁电路的第二时钟端输入的时钟信号，与所述第一冗余互锁电路的第二时钟端输入的时钟信号相反。
[0017]结合第一方面，在第一方面的某些实现方式中，所述第二冗余互锁电路包括第三C单元电路、第四C单元电路、第三时钟控制C单元电路、第四时钟控制C单元电路；
[0018]所述第二冗余互锁电路的第一输入端接所述第三C单元电路的第一输入端、所述第四C单元电路的第一输入端和所述第三时钟控制C单元电路的输出端；
[0019]所述第二冗余互锁电路的第二输入端接所述第三C单元电路的第二输入端、所述第四C单元电路的第二输入端和所述第四时钟控制C单元电路的输出端；
[0020]所述第二冗余互锁电路的第一输出端接所述第三C单元电路的输出端、所述第三时钟控制C单元电路的第一输入端和所述第四时钟控制C单元电路的第一输入端；
[0021]所述第二冗余互锁电路的第二输出端接所述第四C单元电路的输出端、所述第三时钟控制C单元电路的第二输入端和所述第四时钟控制C单元电路的第二输入端；
[0022]所述第三时钟控制C单元电路的第一时钟端接所述时钟反相器电路的输出端，所述第三时钟控制C单元电路的第二时钟端接所述时钟反相器电路的输入端；
[0023]所述第四时钟控制C单元电路的第一时钟端接所述时钟反相器电路的输出端，所述第四时钟控制C单元电路的第二时钟端接所述时钟反相器电路的输入端。
[0024]结合第一方面，在第一方面的某些实现方式中，反相器电路包括第一PMOS和第一NMOS；所述第一PMOS以及所述第一NMOS的栅极连接在一起作为反相器电路的输入端，所述第一PMOS的源极接电源VDD，所述第一PMOS的漏极接所述第一NMOS的漏极并作为反相器电路的输出端，所述第一NMOS的源极接电源地GND。
[0025]结合第一方面，在第一方面的某些实现方式中，传输门电路包括第二PMOS以及第二NMOS；所述第二PMOS的栅极接所述时钟反相器电路的输入端，所述第二PMOS的源极接传
输门电路的输入端和所述第二NMOS的源极，所述第二PMOS的漏极接传输门电路的输出端和所述第二NMOS的漏极，所述第二NMOS的栅极接所述时钟反相器电路的输出端。
[0026]结合第一方面，在第一方面的某些实现方式中，C单元电路包括第三PMOS、第四PMOS、第三NMOS和第四NMOS；所述第三PMOS的栅极以及所述第四NMOS的栅极连接在一起作为C单元电路的第一输入端，所述第四PMOS的栅极以及所述第三NMOS的栅极连接在一起作为C单元电路的第二输入端，所述第三PMOS的源极接电源VDD，所述第三PMOS的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发器电路，其特征在于，包括第一反相器电路(101)、第二反相器电路(108)、第一传输门电路(102)、第二传输门电路(103)、第一冗余互锁电路(104)和时钟反相器电路(109)；所述第一反相器电路(101)的输入端为所述触发器电路的输入端，所述第一反相器电路(101)的输出端与所述第一传输门电路(102)的输入端、第二传输门电路(103)的输入端连接，所述第一传输门电路(102)的输出端与所述第一冗余互锁电路(104)的第一输入端连接，所述第二传输门电路(103)的输出端与所述第一冗余互锁电路(104)的第二输入端连接，所述时钟反相器电路(109)用于向所述第一冗余互锁电路(104)输入时钟信号，所述第一冗余互锁电路(104)的输出端用于通过所述第二反相器电路(108)输出信号。2.根据权利要求1所述的触发器电路，其特征在于，所述第一冗余互锁电路(104)包括第一C单元电路(401)、第二C单元电路(403)、第一时钟控制C单元电路(402)、第二时钟控制C单元电路(404)；所述第一冗余互锁电路(104)的第一输入端接所述第一C单元电路(401)的第一输入端、所述第二C单元电路(403)的第一输入端和所述第一时钟控制C单元电路(402)的输出端；所述第一冗余互锁电路(104)的第二输入端接所述第一C单元电路(401)的第二输入端、所述第二C单元电路(403)的第二输入端和所述第二时钟控制C单元电路(404)的输出端；所述第一冗余互锁电路(104)的第一输出端接所述第一C单元电路(401)的输出端、所述第一时钟控制C单元电路(402)的第一输入端和所述第二时钟控制C单元电路(404)的第一输入端；所述第一冗余互锁电路(104)的第二输出端接所述第二C单元电路(403)的输出端、所述第一时钟控制C单元电路(402)的第二输入端和所述第二时钟控制C单元电路(404)的第二输入端；所述第一时钟控制C单元电路(402)的第一时钟端接所述时钟反相器电路(109)的输入端，所述第一时钟控制C单元电路(402)的第二时钟端接所述时钟反相器电路(109)的输出端；所述第二时钟控制C单元电路(404)的第一时钟端接所述时钟反相器电路(109)的输入端，所述第二时钟控制C单元电路(404)的第二时钟端接所述时钟反相器电路(109)的输出端。3.根据权利要求2所述的触发器电路，其特征在于，所述触发器电路还包括第三传输门电路(105)、第四传输门电路(106)和第二冗余互锁电路(107)；所述第一冗余互锁电路(104)的第一输出端与所述第三传输门电路(105)的输入端连接，所述第一冗余互锁电路(104)的第二输出端与所述第四传输门电路(106)的输入端连接，所述第三传输门电路(105)的输出端与所述第二冗余互锁电路(107)的第一输入端连接，所述第四传输门电路(106)的输出端与所述第二冗余互锁电路(107)的第二输入端连接，所述时钟反相器电路(109)用于向所述第二冗余互锁电路(107)输入时钟信号，所述第二冗余互锁电路(107)的第一输出端用于通过所述第二反相器电路(108)输出信号；所述第二冗余互锁电路(107)的第一时钟端输入的时钟信号，与所述第一冗余互锁电
路(104)的第一时钟端输入的时钟信号相反，所述第二冗余互锁电路(107)的第二时钟端输入的时钟信号，与所述第一冗余互锁电路(104)的第二时钟端输入的时钟信号相反。4.根据权利要求3所述的触发器电路，其特征在于，所述第二冗余互锁电路(107)包括第三C单元电路(405)、第四C单元电路(407)、第三时钟控制C单元电路(406)、第四时钟控制C单元电路(408)；所述第二冗余互锁电路(107)的第一输入端接所述第三C单元电路(405)的第一输入端、所述第四C单元电路(407)的第一输入端和所述第三时钟控制C单元电路(406)的输出端；所述第二冗余互锁电路(107)的第二输入端接所述第三C单元电路(405)的第二输入端、所述第四C单元电路(407)的第二输入端和所述第四时钟控制C...

【专利技术属性】
技术研发人员：苑靖爽，李同德，王亚坤，朱永钦，于春青，孙雨，鲍一豪，杜芊，王亮，王勇，赵元富，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：