D触发器制造技术

本发明专利技术提供一种D触发器，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：第一传输门、反相器、C单元滤波反相器和第二传输门，反相器的输入端连接于第一传输门的输出端，C单元滤波反相器包括串联的第一延时单元和C单元，C单元的两个输入端分别连接至第一延时单元的输入端和输出端，第一延时单元的输入端作为C单元滤波反相器的输入端，与反相器的输出端连接，C单元的输出端作为C单元滤波反相器的输出端；第二传输门的输入端与C单元滤波反相器的输出端连接，第二传输门的输出端与反相器的输入端连接。本发明专利技术能够保证当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。不翻转。不翻转。

【技术实现步骤摘要】
D触发器


[0001]本专利技术涉及电子电路
，尤其涉及一种D触发器。

技术介绍

[0002]随着太空技术逐步发展，集成电路芯片在太空的辐射环境中需要更高的稳定性。航天器中若使用普通芯片，难以抵挡各种太空粒子的辐射效应。目前航天器失效的重要原因即为辐照效应产生的短脉冲信号引起锁存数据发生错误翻转，是应用集成电路可靠性的重大挑战。在现有技术中，少有专门对寄存器设计的抗辐照结构，大多使用标准寄存器搭建更大级别的加固电路，使得面积和功耗更大。

技术实现思路

[0003]为解决上述问题，本专利技术提供了一种D触发器，无需增加额外的加固电路，便可保证当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。
[0004]第一方面，本专利技术提供一种D触发器，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：
[0005]第一传输门，所述第一传输门的输入端作为锁存环路的输入端；
[0006]反相器，所述反相器的输入端连接于所述第一传输门的输出端，所述反相器的输出端作为锁存环路的输出端；
[0007]C单元滤波反相器，所述C单元滤波反相器包括串联的第一延时单元和C单元，所述C单元的两个输入端分别连接至第一延时单元的输入端和输出端，所述第一延时单元的输入端作为C单元滤波反相器的输入端，与所述反相器的输出端连接，所述C单元的输出端作为C单元滤波反相器的输出端；
[0008]第二传输门，所述第二传输门的输入端与所述C单元滤波反相器的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接；
[0009]其中，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门同时通断，第一级锁存环路的第二传输门与第二级锁存环路的第一传输门同时通断。
[0010]可选地，所述第一延时单元，用于对锁存环路输出端的数据信号产生第一延时时间，所述第一延时时间大于数据信号上存在的短脉冲信号的宽度。
[0011]可选地，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门在时钟信号为0时导通，在时钟信号为1时关断；
[0012]第一级锁存环路的第二传输门与第二级锁存环路的第一传输门在时钟信号为1时导通，在时钟信号为0时关断。
[0013]可选地，还包括：
[0014]输入滤波反相电路，连接于数据输入端和所述第一级锁存环路输入端之间，用于对数据输入端的输入信号进行滤波处理并将信号反相；以及，
[0015]输出反相器，连接于所述第二级锁存环路的输出端和数据输出端之间，用于将输
出的信号反相。
[0016]可选地，所述输入滤波反相电路与所述C单元滤波反相器结构相同，包括串联的第二延时单元和C单元，所述C单元的两个输入端分别连接至第二延时单元的输入端和输出端，所述第二延时单元的输入端连接至数据输入端，所述C单元的输出端连接至所述第一级锁存环路输入端。
[0017]可选地，所述第二延时单元，用于对数据输入端的数据信号产生第二延时时间，所述第二延时时间大于数据信号上存在的短脉冲信号的宽度。
[0018]第二方面，本专利技术提供一种芯片，所述芯片包括第一方面提供的D触发器。
[0019]本专利技术提供的D触发器，包括两级数据锁存环路，且在两级锁存环路应用C单元滤波反相器，可以有效抑制短脉冲信号的影响。当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。
附图说明
[0020]图1为本专利技术一实施例提供的D触发器的结构示意图；
[0021]图2为C单元滤波反相器的输入输出波形示意图；
[0022]图3为任意一级锁存环路输出端产生短脉冲后滤波效果示意图；
[0023]图4为本专利技术另一实施例提供的D触发器的结构示意图。
具体实施方式
[0024]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0025]下面结合附图，对本专利技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
[0026]图1示出了本专利技术实施例提供的一种D触发器的结构示意图。如图1所示，该D触发器包括：连接于数据输入端D和数据输出端Q之间相串联的两级锁存环路，记为第一级锁存环路11和第二级锁存环路结构12，第一级锁存环路11的输入端连接数据输入端D，第二级锁存环路12的输入端连接于第一级锁存环路11的输出端，第二级锁存环路12的输出端连接数据输出端Q。本实施例中，第一级锁存环路11和第二级锁存环路12结构相同。
[0027]具体地，第一级锁存环路11包括传输门TG1、反相器INV1、C单元滤波反相器110以及传输门TG2，其中C单元滤波反相器110包括串联的延时单元1101和C单元，C单元的两个输入端分别连接至延时单元1101的输入端和输出端，延时单元1101的输入端作为C单元滤波反相器110的输入端，C单元的输出端作为C单元滤波反相器的输出端。本实施例中，C单元是一种具有标准结构的电路。可以参考图1，C单元是包括4个晶体管的双输入单输出的门单元。当两个输入具有相同逻辑值，输出是输入的互补逻辑。如果两个输入不同，输出呈高阻态并保持原来的状态。延时单元1101用于对锁存环路11输出端的数据信号产生特定延时，具体实现形式本申请不作限定，可以基于现有技术实现。
[0028]传输门TG1的输入端作为第一级锁存环路的输入端，反相器INV1的输入端连接于
传输门TG1的输出端，反相器INV1的输出端作为第一级锁存环路的输出端，C单元滤波反相器110的输入端与反相器INV1的输出端连接，传输门TG2的输入端与C单元滤波反相器110的输出端连接，传输门TG2的输出端与反相器INV1的输入端连接。
[0029]对应地，第二级锁存环路12包括传输门TG3、反相器INV2、C单元滤波反相器120以及传输门TG4，C单元滤波反相器120与C单元滤波反相器110结构相同，包括串联的延时单元1201和C单元，其具体原理可参照C单元滤波反相器110，不再展开叙述。
[0030]传输门TG3的输入端作为第二级锁存环路的输入端，反相器INV2的输入端连接于传输门TG3的输出端，反相器INV2的输出端作为第二级锁存环路的输出端，C单元滤波反相器120的输入端与反相器INV2的输出端连接，传输门TG4的输入端与C单元滤波反相器120的输出端连接，传输门TG4的输出端与反相器INV2的输入端连接。
[0031]上述电路结构中，第一级锁存环路11的传输门TG1与第二级锁存环路12的传输门TG4同时通断，第一级锁存环路11的传输门TG2与第二级锁存环路12的传输门TG3同时通断。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种D触发器，其特征在于，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：第一传输门，所述第一传输门的输入端作为锁存环路的输入端；反相器，所述反相器的输入端连接于所述第一传输门的输出端，所述反相器的输出端作为锁存环路的输出端；C单元滤波反相器，所述C单元滤波反相器包括串联的第一延时单元和C单元，所述C单元的两个输入端分别连接至第一延时单元的输入端和输出端，所述第一延时单元的输入端作为C单元滤波反相器的输入端，与所述反相器的输出端连接，所述C单元的输出端作为C单元滤波反相器的输出端；第二传输门，所述第二传输门的输入端与所述C单元滤波反相器的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接；其中，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门同时通断，第一级锁存环路的第二传输门与第二级锁存环路的第一传输门同时通断。2.根据权利要求1所述的D触发器，其特征在于，所述第一延时单元，用于对锁存环路输出端的数据信号产生第一延时时间，所述第一延时时间大于数据信号上存在的短脉冲信号的宽度。3.根据权利要求1所述的D触发器...

【专利技术属性】
技术研发人员：王超，袁巍，吴飞，葛绘林，
申请(专利权)人：浙江驰拓科技有限公司，
类型：发明
国别省市：