用于具有堆叠芯片封装架构的动态电压和频率缩放的传送的电源电压制造技术

本文公开了用于具有堆叠芯片封装架构的动态电压和频率缩放的传送的电源电压。本公开的实施例提供了一种微电子组件，其包括：位于第一层中的第一集成电路(IC)管芯；位于与第一层不共面的第二层中的内插器，第一层通过在相邻的互连之间具有小于10微米的间距的互连耦合到第二层；以及位于耦合第一IC管芯和第二IC管芯的内插器中的第一导电通路和第二导电通路。第一IC管芯被配置为以第一电源电压通过第一导电通路向第二IC管芯进行发送，第二IC管芯被配置为在第一管芯以第一电源电压进行发送的同时，以第二电源电压通过第二导电通路向第一IC管芯进行发送，并且第一电源电压与第二电源电压不同。源电压不同。源电压不同。

【技术实现步骤摘要】
用于具有堆叠芯片封装架构的动态电压和频率缩放的传送的电源电压


[0001]本公开涉及针对用于具有堆叠芯片封装架构的动态电压和频率缩放(DVFS)的传送的电源电压的技术、方法和设备。

技术介绍

[0002]通常制作在半导体材料(例如硅)的晶圆上的电子电路被称为集成电路(IC)。具有这样的IC的晶圆典型地被切割成众多的单个管芯。管芯可以被封装到含有一个或多个管芯以及其他电子部件(例如电阻器、电容器和电感器)的IC封装中。IC封装可以被集成到电子系统(例如消费者电子系统)或服务器(例如大型机)上。
附图说明
[0003]通过以下结合附图的具体实施方式，将容易理解实施例。为了便于描述，类似的附图标记指代类似的结构元件。在附图的各图中以示例的方式而非以限制的方式示出实施例。
[0004]图1A是根据本公开的一些实施例的示例性微电子组件的简化俯视图。
[0005]图1B是根据本公开的实施例的图1A中的示例性微电子组件的简化横截面图。
[0006]图2是根据本公开的实施例的图1A中的示例性微电子组件的一部分的简化框图。
[0007]图3是示出了用于不同的半导体制造工艺的频率对电源电压的示意性曲线图。
[0008]图4是根据本公开的另一实施例的示例性微电子组件的简化横截面图。
[0009]图5A是根据本公开的又一实施例的示例性微电子组件的简化框图。
[0010]图5B是图5A中的示例性微电子组件的简化横截面图。
[0011]图6是根据本公开的又一实施例的示例性微电子组件的简化横截面图。
[0012]图7是根据各种实施例的示例性微电子组件中的混合接合部的简化横截面图。
[0013]图8是根据各种实施例的与示例性微电子组件的操作的方法相关联的简化流程图。
[0014]图9是包括根据本文中公开的任何实施例的一个或多个微电子组件的装置封装的横截面图。
[0015]图10是包括根据本文中公开的任何实施例的一个或多个微电子组件的装置组件的横截面侧视图。
[0016]图11是包括根据本文中公开的任何实施例的一个或多个微电子组件的示例性计算装置的框图。
具体实施方式
[0017]概述
[0018]出于说明本文中描述的IC封装的目的，重要的是理解在IC的组装和封装期间可能
发挥作用的现象。以下基本信息可以被视为可以正确解释本公开的基础。这样的信息仅是为了解释的目的而给出的，并且因此不应以任何方式解释为限制本公开及其潜在应用的广泛范围。
[0019]半导体管芯(IC管芯)中的IC的功耗(P)取决于电容(C)、时钟频率(f)和电源电压(V)，其中P＝CfV2。时钟频率的上限通过电源电压确定，因此电源电压的降低带来功耗的对应的降低。然而，IC管芯的电源电压的降低导致通过IC管芯的延迟增加，这导致使用IC管芯的应用的执行时间减慢。因此，当应用的执行时间不是关键的或不被要求时，例如，在非活动的应用状态中或者在频率不敏感的应用时段期间，可以降低IC管芯的时钟频率或电源电压从而降低系统的能耗。为此，IC管芯可以支持多种功率状态并且提供软件接口用于对改变到较低或较高功率状态的请求进行处理。DVFS是一种典型地用于在运行时间期间提供功率优化的技术。在典型的系统中，可以在硬件中、在操作系统(OS)中或者在用户级应用中执行DVFS。硬件级DVFS在不涉及软件或OS的情况下监测应用负荷并对IC管芯的电源电压进行缩放。OS级DVFS使用基于固定时间间隔或调度的任务的启发式调度来执行DVFS。用户级DVFS使用户应用能够在执行期间剖析IC管芯利用，并且按比例放大或按比例缩小IC管芯的电源电压或时钟频率。
[0020]典型地，特定的IC管芯遵循取决于其在制造期间经历的工艺的特征频率对电源电压的函数(“FV曲线”)。因此，由于IC管芯之间的工艺变化，IC管芯与具有相同设计的另一IC管芯相比可以具有不同的FV曲线。由于不精确的制造，工艺变化导致晶体管参数中的改变超过了其标称值。这些变化可能影响操作频率(例如，开关速度)。例如，由于设备、操作人员、在晶圆上的位置等中的变化，具体参数可能在构建在同一晶圆上的IC管芯、在同一批次中构建在不同的晶圆上的IC管芯和/或在不同的批次中构建在不同的晶圆上的IC管芯之间变化。如果该参数是(例如)沟道长度、宽度或阈值电压，则每个IC管芯的晶体管可能是不同的，使得性能变化(例如，更快或更慢)。
[0021]此外，半导体处理和逻辑设计中的进步正在趋向于将平面单片IC管芯上的电路分解成通过互连桥电耦合的较小的IC管芯(例如，小芯片、片(tile))。较小的IC管芯是互连的IC管芯的组件的部分，所述互连的IC管芯在应用和/或功能性方面一起形成完整的IC，例如存储器芯片、微处理器、微控制器、商品IC(例如，用于重复处理例程、简单任务、专用IC等的芯片)和片上系统(SOC)。换句话说，单个的IC管芯连接在一起以建立单片IC的功能性。通过使用单独的IC管芯，可以针对特定功能性来最优地设计和制造每个单个的IC管芯。例如，含有逻辑电路的处理器核心可能以性能为目标，并且因此可能要求非常速度优化的布图。与被构建为符合某些USB标准而不是为了处理速度的通用串行总线(USB)控制器相比，这具有不同的制造要求。因此，通过将整体设计的不同部分分隔成不同的IC管芯，对每个IC管芯在设计和制造方面进行了优化，可以改进组合管芯解决方案的总产量和成本。
[0022]可以通过许多不同的方式实现这些IC管芯之间的连接性。例如，在2.5D封装方案中，硅内插器和贯穿基板过孔(TSV)(在基板是硅的情况下，也被称为贯穿硅过孔)在最小占用面积中以硅互连速度连接管芯。在另一示例中，嵌入两个互连管芯的边缘之下的互连桥(例如，嵌入式多管芯互连桥(EMIB
TM
))促进它们之间的电耦合。在三维(3D)架构中，管芯堆叠于彼此上方，得到了更小的总占用面积。典型地，在这样的3D架构中的电连接性和机械耦合是使用TSV和高间距的基于焊料的凸块(例如，C2互连)实现的。也可以使用全方向互连
(ODI)将EMIB和3D堆叠架构组合，其中，EMIB芯片嵌入在有机模制化合物中，这允许顶部封装的芯片使用EMIB与其他芯片水平地通信，并且使用典型地比TSV大的贯穿模制物过孔(TMV)与其他芯片垂直地通信。这些当前的互连技术中的一些互连技术为了连接性而使用焊料或其等同物，结果是低垂直和水平互连密度。例如，典型的倒装芯片焊料凸块具有112
‑
150微米的间距，并且一百个具有112微米的间距的这样的凸块将占据大约1.21平方毫米的面积。
[0023]就这一点而言，使用递归耦合的多个IC管芯来形成微电子组件的准单片分级集成架构有助于减轻上文提及的若干缺点。多个IC管芯可以包括有源管芯和/或无源管芯，并且多个IC管芯中的至少一部分使用具有10微米以下间距的管芯到管芯(DTD)互连(也被称为“混合接合部”、“混合互连”或者“直接接合互连”本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种微电子组件，包括：第一集成电路(IC)管芯，所述第一集成电路管芯位于第一层中；内插器，所述内插器位于与所述第一层不共面的第二层中，所述第一层通过在相邻的互连之间具有小于10微米的间距的互连耦合到所述第二层；以及第一导电通路和第二导电通路，所述第一导电通路和所述第二导电通路位于耦合所述第一IC管芯和第二IC管芯的所述内插器中，其中：所述第一IC管芯被配置为以第一电源电压通过所述第一导电通路向第二IC管芯进行发送，所述第二IC管芯被配置为在所述第一IC管芯以所述第一电源电压进行发送的同时，以第二电源电压通过所述第二导电通路向所述第一IC管芯进行发送，并且所述第一电源电压与所述第二电源电压不同。2.根据权利要求1所述的微电子组件，其中：所述第一IC管芯被配置为以所述第一电源电压通过所述内插器向多个其他IC管芯进行发送，所述多个其他IC管芯中的每个IC管芯被配置为在所述第一管芯以所述第一电源电压进行发送的同时，以相应的电源电压通过所述内插器向所述第一IC管芯进行发送，并且所述相应的电源电压均与所述第一电源电压不同。3.根据权利要求1所述的微电子组件，其中：位于所述第一IC管芯中的第一发送电路被配置为向位于所述第二IC管芯中的第一接收机电路进行发送，并且位于所述第一IC管芯中的第二接收机电路被配置为从位于所述第二IC管芯中的第二发送电路进行接收。4.根据权利要求3所述的微电子组件，其中：所述第一发送电路被配置为以第一频率进行发送，所述第二发送电路被配置为以第二频率进行发送，并且所述第一频率与所述第二频率不同。5.根据权利要求3所述的微电子组件，其中，所述第一发送电路的最大操作频率和对应的电源电压的第一范围与所述第二发送电路的最大操作频率和对应的电源电压的第二范围不同。6.根据权利要求1所述的微电子组件，其中：所述内插器包括第三IC管芯，并且所述第一导电通路和所述第二导电通路中的每者穿过位于所述第一IC管芯中的金属化堆叠体、所述互连中的至少一个互连以及位于所述第三IC管芯中的另一金属化堆叠体。7.根据权利要求6所述的微电子组件，其中，所述内插器还包括围绕所述第三IC管芯的电介质材料，在所述电介质材料中具有贯穿电介质过孔(TDV)。8.根据权利要求1
‑
6中的任何一项所述的微电子组件，还包括所述第二IC管芯，其中：所述第二IC管芯位于所述第一层中，并且所述第一导电通路和所述第二导电通路中的每者穿过位于所述第一IC管芯中的第一
金属化堆叠体、位于所述第一IC管芯和所述内插器之间的所述互连中的至少一个互连、位于所述第二IC管芯中的第二金属化堆叠体、位于所述第二IC管芯和所述内插器之间的所述互连中的至少一个互连以及位于所述内插器中的第三金属化堆叠体。9.根据权利要求8所述的微电子组件，还包括：耦合到所述第二层的封装基板。10.根据权利要求8所述的微电子组件，还包括：耦合到所述第一层的封装基板。11.根据权利要求1所述的微电子组件，其中，所述内插器包括所述第二IC管芯。12.根据权利要求11所述的微电子组件，其中，所述第一导电通路和所述第二导电通路中的每者穿过位于所述第一IC管芯中的第一金属化堆叠体、位于所述第一IC管芯和所述第二IC管芯之间的所述互连中的至少一个互连以及位于所述第二IC管芯中的第二金属化堆叠体。13.根据权利要求12所述的微电子组件，其中，所述第一导电通路和所述第二导电通路中的每者还穿过位于所述第二IC管芯中的贯穿基板过孔(TSV)。14.一种内插器，包括：第一IC管芯，所述第一IC管芯具有第一导电通路和第二导电通路；第一组互连，所述第一组互连位于第一侧，所述第一组的一部分耦合到第二IC管芯；...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：