【技术实现步骤摘要】
使用基于小芯片的存储架构的装置
[0001]相关申请的交叉引用
[0002]本专利文件要求于2021年9月10日向韩国知识产权局提交的、申请号为10
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2021
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0121036以及于2022年6月2日向韩国知识产权局提交的、申请号为10
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2022
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0067871的韩国专利申请的优先权和权益，该韩国专利申请的全部公开内容通过引用并入本文。
[0003]所公开技术的实施例涉及一种存储架构，并且更具体地，涉及一种基于小芯片(chiplet)的存储架构。
技术介绍
[0004]数据存储系统或装置的多个实施方案中的有限系统资源可能无法满足对包括利用最近的系统灵活性特征实施的数据存储系统或装置的这种数据存储系统或装置的需求。例如，当存储架构以单片集成电路、单骨架集成电路或片上系统(SoC)的形式配置时，存储架构具有与存储架构联接的主机装置以及从属于存储介质的标准的接口。这指示了存储架构仅对特定标准的主机装置和存储介质有效的限制的示例。
【技术保护点】
【技术特征摘要】
1.一种实施存储架构的装置，包括：前端芯片，执行与第一装置的第一接口连接；以及多个后端芯片，执行与第二装置的第二接口连接，其中所述前端芯片包括用于与所述多个后端芯片通信的前端链路，并且其中所述后端芯片包括用于与所述前端链路通信的后端链路。2.根据权利要求1所述的存储架构的装置，其中所述第一装置为主机装置，并且所述第二装置为存储器装置。3.根据权利要求1所述的存储架构的装置，其中所述第二装置中的每一个包括易失性存储器装置、非易失性存储器装置或加速器存储器装置中的至少一个。4.根据权利要求1所述的存储架构的装置，其中所述前端芯片和所述多个后端芯片以所述前端芯片和所述多个后端芯片在物理上分离以彼此独立地发挥作用的小芯片结构来配置。5.根据权利要求1所述的存储架构的装置，其中所述前端芯片和所述多个后端芯片响应于所述第一装置和所述第二装置中的至少一个的规格的任何变化而单独地可替换。6.根据权利要求1所述的存储架构的装置，其中所述第一接口连接的运行速度高于所述第二接口连接的运行速度。7.根据权利要求1所述的存储架构的装置，其中所述前端芯片包括：主机接口，执行与所述第一装置的信号和数据通信；内核逻辑电路，处理所述前端芯片中的指令和数据；以及流开关逻辑电路，控制所述前端芯片中的信号和数据的传输路径。8.根据权利要求7所述的存储架构的装置，其中所述主机接口包括：物理层，根据高速外围组件互连标准即PCIe标准或高速计算链路标准即CXL标准联接到所述第一装置；接口逻辑电路，控制所述主机接口的信号和数据处理；以及链路，提供所述物理层和所述接口逻辑电路之间的信号和数据的传输路径。9.根据权利要求8所述的存储架构的装置，其中所述接口逻辑电路处理从所述链路传输的信号和数据，并将处理后的信号和数据传输到所述流开关逻辑电路。10.根据权利要求8所述的存储架构的装置，其中所述内核逻辑电路包括具有第一运行速度的第一内核电路以及具有低于所述第一运行速度的第二运行速度的多个第二内核电路，其中所述第一内核电路联接到第一指令紧密联接存储器电路和第一数据紧密联接存储器电路，并且其中所述多个第二内核电路中的每一个联接到第二指令紧密联接存储器电路和第二数据紧密联接存储器电路。11.根据权利要求10所述的存储架构的装置，其中所述第一指令紧密联接存储器电路具有比所述第二指令紧密联接存储器电路更大的存储容量，并且其中所述第二数据紧密联接存储器电路具有比所述第一数据紧密联接存储器电路更大的存储容量。
12.根据权利要求7所述的存储架构的装置，其中所述前端芯片进一步包括被设置为将PCI方案的外围装置连接到所述前端芯片的装置的PCI逻辑电路。13.根据权利要求7所述的存储架构的装置，其中所述前端芯片进一步包括高速非易失性存储器逻辑电路即NVMe逻辑电路，所述NVMe逻辑电路执行NVMe装置的接口连接。14.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；极限存储器配置文件增强器即XMPE，支持存储器配置文件功能；控制器，控制所述第二装置；以及物理层，执行与所述第二装置的接口连接。15.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；第一流控制逻辑电路，通过内部总线联接到所述后端链路；交叉开关，调整所述后端芯片中的信号和数据的传输路径；电源管理逻辑电路，管理所述后端芯片中的电力；嵌入式应用逻辑电路，根据所编程的嵌入式应用执行应用操作；紧密联接存储器电路，用作所述后端芯片中的缓冲存储器电路；存储器管理逻辑电路，对所述紧...
【专利技术属性】
技术研发人员：李东燮，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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