集成电路制造技术

本公开的实施例涉及集成电路。一种集成电路，包括：接合焊盘支撑层；下接合焊盘层，位于接合焊盘支撑层上；钝化层，位于下接合焊盘层上；其中钝化层包括在下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，位于钝化层上，并且上接合焊盘层在钝化开口中与下接合焊盘层接触；其中上接合焊盘层和下接合焊盘层直接接触，并且形成用于集成电路的接合焊盘。利用本公开的实施例能够有利地制造更不易破裂或损坏的接合焊盘。裂或损坏的接合焊盘。裂或损坏的接合焊盘。

【技术实现步骤摘要】
集成电路


[0001]本技术总体上涉及一种集成电路，尤其涉及一种用于集成电路的接合焊盘结构。

技术介绍

[0002]图1示出了常规集成电路10的截面图，该常规集成电路10包括半导体衬底12，集成电路器件在半导体衬底12中以及在半导体衬底上形成。例如，集成电路器件可以包括垂直导电功率MOSFET器件，其中晶体管的漏极14设置在半导体衬底12的后侧，垂直栅极设置在半导体衬底12中，并且掺杂的源极区设置在半导体衬底12的上表面处。预金属化电介质(PMD)层16覆盖半导体衬底12。在晶体管的栅极电极22(电耦合到垂直栅极)和源极电极24(电耦合到源极区)的预金属化电介质层16上分别设置接合焊盘18和20。钝化层26覆盖接合焊盘18和20、以及预金属化电介质层16的上表面，并且包括用于访问栅极和源极22和24的开口。
[0003]到接合焊盘18和20的引线键合是高应力行为，其可以导致接合焊盘和/或下伏预金属化电介质层16和/或半导体衬底12的破裂或损坏。这个问题的一个解决方案是增加接合焊盘18和20的厚度T。例如，用于接合焊盘形成的常规AlCu工艺的厚度范围为4
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5.5μm。制造例如厚度在8.5
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9.5μm范围内的接合焊盘可以是有利的。然而，使用典型的制造工艺获得这种较厚的接合焊盘需要使用相应较厚的抗蚀剂(例如，厚度大于9μm)，以便在钝化层中蚀刻开口。这种较厚的抗蚀剂目前不可用和/或在典型的半导体工艺中得不到支持。
[0004]因此，本领域中需要解决上述问题，并使用典型的半导体工艺生产厚度在8.5
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9.5μm范围内的接合焊盘。

技术实现思路

[0005]本公开的目的是提供一种集成电路，以至少部分地解决现有技术中存在的上述问题。
[0006]本公开的一方面提供了一种集成电路，包括：接合焊盘支撑层；下接合焊盘层，位于所述接合焊盘支撑层上；钝化层，位于所述下接合焊盘层上；其中所述钝化层包括在所述下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，位于所述钝化层上，并且所述上接合焊盘层在所述钝化开口中与所述下接合焊盘层接触；其中所述上接合焊盘层和所述下接合焊盘层直接接触，并且形成用于所述集成电路的接合焊盘。
[0007]根据一个或多个实施例，其中所述接合焊盘支撑层包括预金属化电介质层。
[0008]根据一个或多个实施例，其中所述接合焊盘支撑层包括最上部的互连层。
[0009]根据一个或多个实施例，其中所述钝化层包括氮化物层。
[0010]根据一个或多个实施例，其中所述钝化层包括正硅酸四乙酯TEOS层。
[0011]根据一个或多个实施例，其中所述钝化层包括包含氮化物层和正硅酸四乙酯TEOS层的堆叠。
[0012]根据一个或多个实施例，集成电路还包括位于所述上接合焊盘层上的另一钝化层。
[0013]根据一个或多个实施例，其中所述下接合焊盘层的厚度在4μm至5μm的范围内，并且其中所述上接合焊盘层的厚度在4μm至5μm的范围内。
[0014]根据一个或多个实施例，其中所述上接合焊盘层的横向尺寸小于所述下接合焊盘层的对应横向尺寸。
[0015]根据一个或多个实施例，其中所述上接合焊盘层的横向尺寸大于所述下接合焊盘层的对应横向尺寸，并且其中所述上接合焊盘层的横向侧边缘与所述钝化层的横向侧边缘对准。
[0016]利用本公开的实施例能够有利地制造更不易破裂或损坏的接合焊盘。
附图说明
[0017]为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
[0018]图1是常规集成电路的截面图；
[0019]图2是厚度增加的集成电路的截面图；
[0020]图3A
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图3K示出了用于形成图2的电路的接合焊盘的工艺中的步骤；
[0021]图4和图5是扫描电子显微照片(SEM)横截面图像；
[0022]图6示出了备选实施例；以及
[0023]图7示出了备选实施例。
具体实施方式
[0024]现在参考图2，图2示出了集成电路110的截面图，集成电路110包括半导体衬底112，集成电路器件形成在半导体衬底112中以及在半导体衬底112上。例如，集成电路器件可以包括垂直导电功率MOSFET器件，其中晶体管的漏极电极114设置在半导体衬底112的后侧，垂直栅极设置在半导体衬底112中，掺杂源极区设置在半导体衬底12的上表面。预金属化电介质(PMD)层116覆盖半导体衬底112。在分别用于晶体管的栅极电极122(电耦合到垂直栅极)和源极电极124(电耦合到源极区)的预金属化电介质层116上设置接合焊盘118和120。接合焊盘118和120与图1中的接合焊盘18和20的不同之处在于，接合焊盘118和120各自由包括厚度为T1的下接合焊盘层130和厚度为T2的上接合焊盘层132的接合焊盘层的堆叠形成。接合焊盘118和120的总厚度T1+T2大于图1中的接合焊盘18和20的厚度T。例如，接合焊盘118和120的厚度可以是接合焊盘18和20的两倍。钝化层126覆盖接合焊盘118和120的下接合焊盘层130以及预金属化电介质层116的上表面，并且钝化层126包括用于上接合焊盘层132与下接合焊盘层130接触的开口。虽然未直接说明，但可以在上接合焊盘层132上提供另一钝化层(参见图3K中的附图标记156)。
[0025]现在参考图3A
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图3J，其示出了用于形成图2电路的接合焊盘118和120的工艺步骤。在图3A
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图3J中，未示出衬底的细节(衬底的存在通常由垂直虚线表示)。此外，尽管示出了预金属化电介质(PMD)层116，但这是作为集成器件是垂直导电的功率MOSFET器件的优选示例。在备选实施例中，所示的预金属化电介质层116可以是如图7所示的集成电路器件的任何最上层电介质(或绝缘)层(例如，多层互连的最上层)。
[0026]图3A：在预金属化电介质层116上沉积厚度为T1的第一金属层140。虽然未明确示出，但是应当注意的是，可以在第一金属层140和预金属化电介质层116之间提供屏障金属层。第一金属层140可以由AlCu制成。厚度T1可以例如在4
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5μm的范围内，并且更一般而言是由(典型的)半导体工艺支持的大的和/或最大的金属层厚度。
[0027]图3B：沉积并且图案化抗蚀剂层142以形成掩模。
[0028]图3C：使用掩模干式蚀刻第一金属层140以限定具有厚度T1的下接合焊盘层130。然后去除由图案化的抗蚀剂层142提供的掩模。
[0029]图3D：共形沉积钝化层126。在一个实施例中，钝化层126可以由以下一项或多项制成：氮化物(例如，SiN)层和正硅酸四乙酯(TEOS)层。实际上，在一个实施例中，钝化层126由氮化物层和TEOS层的堆叠形成(见图4)。
[0030]图3E：沉积抗蚀剂层144并且对其进行图案化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，其特征在于，包括：接合焊盘支撑层；下接合焊盘层，位于所述接合焊盘支撑层上；钝化层，位于所述下接合焊盘层上；其中所述钝化层包括在所述下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，位于所述钝化层上，并且所述上接合焊盘层在所述钝化开口中与所述下接合焊盘层接触；其中所述上接合焊盘层和所述下接合焊盘层直接接触，并且形成用于所述集成电路的接合焊盘。2.根据权利要求1所述的集成电路，其特征在于，所述接合焊盘支撑层包括预金属化电介质层。3.根据权利要求2所述的集成电路，其特征在于，所述接合焊盘支撑层包括最上部的互连层。4.根据权利要求1所述的集成电路，其特征在于，所述钝化层包括氮化物层。5.根据权利要求1所述的集成电路，其特征在于，所述钝化层包...

【专利技术属性】
技术研发人员：严俊荣，M，
申请(专利权)人：意法半导体有限公司，
类型：新型
国别省市：