一种环栅晶体管及其制造方法技术

本发明专利技术公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。底之间的空隙填充满。底之间的空隙填充满。

【技术实现步骤摘要】
一种环栅晶体管及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种环栅晶体管及其制造方法。

技术介绍

[0002]随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠不仅形成在沟道的顶部和侧壁上、还形成在沟道的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应。
[0003]但是，采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。

技术实现思路

[0004]本专利技术的目的在于提供一种环栅晶体管及其制造方法，用于在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。
[0005]为了实现上述目的，第一方面，本专利技术提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。
[0006]上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种环栅晶体管，其特征在于，包括：半导体基底，有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述源区接触的部分的顶部高度、且所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述漏区接触的部分的顶部高度；所述半导体基底位于沟道区下方的部分分别与自身位于所述源区和所述漏区下方的部分一体成型；栅堆叠结构，形成在所述半导体基底上、且环绕在所述沟道区的外周；所述栅堆叠结构位于沟道区下方的部分将位于所述沟道区与所述半导体基底之间的空隙填充满。2.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于沟道区下方的部分的表面为平面。3.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于沟道区下方的部分的表面为向所述半导体基底内凹入的锥面或梯台面；由所述锥面或所述梯台面围成的空间的横截面积沿背离所述半导体基底的方向逐渐增大。4.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于所述沟道区下方的部分的最大顶部高度比自身与所述源区接触的部分的顶部高度小10nm至30nm；所述半导体基底位于所述沟道区下方的部分的最大顶部高度比自身与所述漏区接触的部分的顶部高度小10nm至30nm。5.根据权利要求1～4任一项所述的环栅晶体管，其特征在于，所述半导体基底包括半导体衬底、以及位于所述半导体衬底和所述有源结构之间的刻蚀停止层；所述刻蚀停止层为第一轻掺杂半导体层、且所述第一轻掺杂半导体层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述刻蚀停止层为第一本征半导体层；所述刻蚀停止层的材料不同于所述半导体衬底的材料。6.根据权利要求5所述的环栅晶体管，其特征在于，所述半导体基底还包括位于所述刻蚀停止层上的预形成层；所述预形成层为第二轻掺杂半导体层、且所述第二轻掺杂半导体层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述预形成层为第二本征半导体层；所述预形成层的材料与所述半导体衬底的材料相同。7.根据权利要求6所述的环栅晶体管，其特征在于，所述第一轻掺杂半导体层和/或所述第二轻掺杂半导体层内杂质的掺杂浓度大于等于1
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‑3。8.一种环栅晶体管的制造方法，其特征在于，包括：提供一半导体基底；在所述半...

【专利技术属性】
技术研发人员：李永亮，刘昊炎，罗军，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：