半导体器件和半导体系统技术方案

公开了半导体器件和半导体系统。半导体器件包括地址输入电路，该地址输入电路被配置为升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于行地址和升压地址的其他比特位来驱动第一节点的信号。该半导体器件还包括字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号来产生用于选择字线的字线选择信号。择信号。择信号。

【技术实现步骤摘要】
半导体器件和半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月12日提交的申请号为10
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2022
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0004839的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本公开的实施例涉及一种半导体器件和包括该半导体器件的半导体系统。

技术介绍

[0004]半导体器件执行行操作或列操作以将数据储存在存储单元阵列中或输出储存在存储单元阵列中的数据。行操作可以以这样的的方式来执行：对行地址进行解码并且选择存储单元阵列中所包括的字线中的至少一个。列操作可以以这样的方式执行：对列地址进行解码并且选择存储单元阵列中所包括的位线中的至少一个。

技术实现思路

[0005]根据本公开的实施例，一种半导体器件包括：地址输入电路，其被配置为升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于行地址的其他比特位和升压地址来驱动第一节点的信号。该半导体器件还包括：字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号产生用于选择字线的字线选择信号。
[0006]根据本公开的另一个实施例，一种半导体器件包括：地址输入电路，其被配置为基于行地址的至少一个比特位来产生第一升压地址和第二升压地址，以基于行地址的其他比特位和第一升压地址来驱动第一节点的信号，并基于行地址和第二升压地址来驱动第二节点的信号。该半导体器件还包括：第一字线选择信号发生电路，其被配置为基于第一节点的信号来驱动第三节点的信号，并基于第三节点的信号来产生用于选择第一字线的第一字线选择信号。该半导体器件还包括：第二字线选择信号发生电路，其被配置为基于第二节点的信号来驱动第四节点的信号，并基于第四节点的信号来产生用于选择第二字线的第二字线选择信号。
[0007]根据本公开的另外的实施例，一种半导体系统包括被配置为输出外部控制信号的控制器。该半导体系统还包括半导体器件。半导体器件被配置为升高基于外部控制信号而产生的行地址的至少一个比特位的电压电平以产生升压地址，基于行地址的其他比特位和升压地址来驱动第一节点的信号，基于第一节点的信号来驱动第二节点的信号，以及基于第二节点的信号来产生用于选择字线的字线选择信号。
附图说明
[0008]图1是图示根据本公开的实施例的半导体系统的配置的框图。
[0009]图2是图示根据本公开的实施例的半导体器件的结构的框图。
[0010]图3是图示根据本公开的实施例的行解码器的配置的图。
[0011]图4是图示根据本公开的另一实施例的行解码器的配置的图。
[0012]图5是图示根据本公开的又一实施例的行解码器的配置的图。
[0013]图6是根据本公开的实施例的源功率发生电路的电路图。
[0014]图7和图8是图示图6所示的源功率发生电路的操作的电路图。
[0015]图9是图示根据本公开的又一实施例的行解码器的配置的图。
[0016]图10是图示根据本公开的实施例的电子系统的配置的框图。
[0017]图11是图示根据本公开的另一实施例的电子系统的配置的框图。
具体实施方式
[0018]在实施例的以下描述中，当参数被称为“预先确定的”时，其可以意指在参数被用于处理或算法时参数的值是提前确定的。该参数的值可以在处理或算法开始时设置，或者可以在处理或算法执行期间设置。
[0019]应当理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，并不旨在暗示元件的顺序或数量。因此，在一些实施例中的第一元件在其他实施例中可以被称为第二元件而不背离本公开的教导。
[0020]此外，应当理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。
[0021]逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。此外，根据实施例，信号的逻辑电平可以设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。
[0022]术语“逻辑比特位组”可以表示信号中包括的比特位的逻辑电平的组合。当信号中包括的每个比特位的逻辑电平改变时，信号的逻辑比特位组可以被设置为不同。例如，在信号包括2个比特位的情况下，当信号中包括的2个比特位中的每一个的逻辑电平为“逻辑低电平，逻辑低电平”时，信号的逻辑比特位组可以被设置为第一逻辑比特位组，当信号中包括的两个比特位的逻辑电平为“逻辑低电平，逻辑高电平”时，该信号的逻辑比特位组可以被设置为第二逻辑比特位组。
[0023]下面将参考附图详细描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
[0024]图1是示出根据本公开的实施例的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器11和半导体器件13。
[0025]控制器11可以包括第一控制引脚11_1和第二控制引脚11_3。半导体器件13可以包括第一器件引脚13_1和第二器件引脚13_3。控制器11可以经由连接在第一控制引脚11_1和第一器件引脚13_1之间的第一传输线12_1向半导体器件13传送外部控制信号CA。在本实施
例中，外部控制信号CA可以包括命令和地址，但这仅仅是示例，本公开不限于此。第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1中的每一个可以根据外部控制信号CA的比特位数而被实施成多个。控制器11可以经由连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3向半导体器件13传送数据DATA。控制器11可以经由连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3来接收数据DATA。
[0026]半导体器件13可以包括地址解码器(ADD DEC)113，其对外部控制信号CA进行解码以产生用于行操作的行地址(图2的RADD)和用于列操作的列地址(图2的CADD)。行操作可以包括激活操作，列操作可以包括读取操作和写入操作。半导体器件13可以包括行解码器(ROW DEC)115，其基于行地址(图2的RADD)来控制选择存储单元阵列(图2的117)中所包括的字线中的至少一个的行操作。
[0027]图2是图示根据本公开的实施例的半导体器件13A的配置的框图。如图2所示，半导体器件13A可以包括命令解码器(COM DEC)111、地址解码器(ADD DEC)1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：地址输入电路，其升高行地址的至少一个比特位的电压电平以产生升压地址，以及基于所述行地址的其他比特位和所述升压地址来驱动第一节点的信号；和字线选择信号发生电路，其基于所述第一节点的信号来驱动第二节点的信号，以及基于所述第二节点的信号来产生用于选择字线的字线选择信号。2.根据权利要求1所述的半导体器件，其中，所述地址输入电路将所述升压地址产生为具有比所述行地址的至少一个比特位高的电压电平。3.根据权利要求1所述的半导体器件，其中，所述行地址包括第一比特位、第二比特位和第三比特位，以及其中，所述地址输入电路包括：升压电路，其升高所述行地址的所述第一比特位以产生所述升压地址；和第一NMOS晶体管，其基于所述升压地址而导通。4.根据权利要求3所述的半导体器件，其中，所述第一NMOS晶体管连接在所述第一节点与第三节点之间，其中，所述地址输入电路还包括串联在所述第三节点与地电压的供应端子之间的第二NMOS晶体管和第三NMOS晶体管，其中，所述第二NMOS晶体管基于所述行地址的所述第二比特位而导通，以及其中，所述第三NMOS晶体管基于所述行地址的所述第三比特位而导通。5.根据权利要求4所述的半导体器件，其中，所述第一NMOS晶体管包括至少以下之一：比所述第二NMOS晶体管和所述第三NMOS晶体管中的每一个厚的栅极氧化物层；和具有比所述第二NMOS晶体管和所述第三NMOS晶体管中的每一个高的介电常数的栅极氧化物层。6.根据权利要求1所述的半导体器件，还包括电压设置电路，所述电压设置电路：基于所述第一节点的信号来驱动所述第二节点的信号；以及基于所述第二节点的信号来驱动所述第一节点的信号。7.根据权利要求1所述的半导体器件，其中，所述字线选择信号发生电路：基于所述第二节点的信号来驱动所述字线选择信号；以及基于所述字线选择信号来初始化所述第二节点。8.根据权利要求1所述的半导体器件，还包括：源功率发生电路，所述源功率发生电路产生源功率，相比于在高温状态下，所述源功率在低温状态下具有更高的电压电平。9.根据权利要求8所述的半导体器件，其中，所述字线选择信号发生电路基于所述第二节点的信号将所述字线选择信号驱动到所述源功率。10.一种半导体器件，包括：地址输入电路，其基于行地址的至少一个比特位来产生第一升压地址和第二升压地址，基于所述行地址的其他比特位和所述第一升压地址来驱动第一节点的信号，以及基于所述行地址的其他比特位和所述第二升压地址来驱动第二节点的信号；第一字线选择信号发生电路，其基于所述第一节点的信号来驱动第三节点的信号，以及基于所述第三节点的信号来产生用于选择第一字线的第一字线选择信号；和第二字线选择信号发生电路，其基于所述第二节点的信号来驱动第四节点的信号，以
及基于所述第四节点的信号来产生用于选择第二字线的第二字线选择信号。11.根据权利要求10所述的半导体器件，其中，所述地址输入电路将所述第一升压地址和所述第二升压地址产生为各自具有比所述行地址的至少一个比特位高的电压电平。12.根据权利要求10所述的半导体器件，其中，所述行地址包括第一比特位、第二比特位和第三比特位，以及其中，所述地址输入电路包括：第一升压电路，其升高所述行地址的所述第一比特位以产生所述第一升压地址；和第一NMOS晶体管，其基于所述第一升压地址而导通。13.根据...

【专利技术属性】
技术研发人员：黄正振，刘圣女，崔珉准，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：