【技术实现步骤摘要】
一种存储块及存储器
[0001]本专利技术涉及半导体
，特别涉及一种存储块及存储器。
技术介绍
[0002]动态随机存取存储块(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储块件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储块、GDDR(Graphics Double Data Rate)动态随机存储块、低功耗双倍速率同步(Low Power Double Data Rate，LPDDR)动态随机存储块。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
[0004]然而，目前的DRAM功耗仍然较高...
【技术保护点】
【技术特征摘要】
1.一种存储块，其特征在于，包括：沿第一方向设置的若干个存储阵列，每一所述存储阵列沿第二方向被划分为至少两个阵列单元，所述第一方向与所述第二方向互相垂直；读写控制电路，所述读写控制电路设置在相邻的两个所述存储阵列之间；数据信号线，用于电连接所述读写控制电路和所述阵列单元；其中，每一所述存储阵列的不同阵列单元通过不同的所述数据信号线电连接至不同的所述读写控制电路。2.如权利要求1所述的存储块，其特征在于，所述若干个存储阵列，用于存储数据和校验码；所述存储块还包括：若干检错纠错单元，设置在所述相邻的两个所述存储阵列之间，与所述若干读写控制电路电连接，用于根据所述校验码对所述数据进行检错和/或纠错。3.如权利要求2所述的存储块，其特征在于，所述若干检错纠错单元至少包括：第一检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的一部分输出数据进行检错纠错；第二检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的剩余输出部分数据进行检错纠错。4.如权利要求3所述的存储块，其特征在于，每个所述阵列单元对应的数据信号线包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。5.如权利要求4所述的存储块，其特征在于，每个所述阵列单元均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。6.如权利要求5所述的存储块，其特征在于，每条所述本地数据总线通过选通开关与多个灵敏放大器连接，所述灵敏放大器与所述存储阵列中的位线一一对应设置。7.如权利要求6所述的存储块，其特征在于，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。8.如权利要求7所述的存储器，其特征在于，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。9.如权利要求4
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8中任一项所述的存储块，其特征在于，所述读写控制电路为多个，且分为第一类读写控制电路和第二类读写控制电路；每个所述第一类读写控制电路与两个所述阵列单元对应，所述第一类读写控制电路包括：第一读写控制单元和第二读写控制单元；所述第...
【专利技术属性】
技术研发人员：尚为兵，李红文，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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