一种捕获电路、微处理芯片及设备制造技术

本申请实施例提供一种捕获电路、微处理芯片及设备，包括：第一计数支路，用于获取同步信号，对采样时钟信号进行计数得到计数信息，在检测到沿信号时，存储计数信息；第二计数支路的第一输入端与第一计数支路的第一输出端连接，第二计数支路，用于对沿信号进行时间捕获，得到时间信息；编码模块的输入端与第二计数支路的第一输出端连接，第一输出端与数据处理模块的控制端连接；编码模块，用于在时间捕获时输出第一使能信号；数据处理模块的第一输入端与第一计数支路的第二输出端连接，第二输入端与第二计数支路的第二输出端连接；数据处理模块，用于在接收到第一使能信号时，获取对采样时钟信号的计数信息，并获取捕获的所述时间信息。息。息。

【技术实现步骤摘要】
一种捕获电路、微处理芯片及设备


[0001]本申请涉及电子电路
，具体地涉及一种捕获电路、微处理芯片及设备。

技术介绍

[0002]在多种应用领域，如汽车、数控机床、机器人、精密设备/仪器等，对脉冲信号的上升沿和下降沿的捕捉至关重要。在一些技术中，脉冲信号的捕获电路中通常包含有捕获延迟线、时钟信号计数器、数据处理模块。其中，捕获延迟线用于对脉冲信号的沿信号进行时间捕获，并存储捕获的时间信息。时钟信号计数器用于脉冲信号中两个沿信号之间的采样时钟的个数进行计数，并存储计数信息。数据处理模块通过获取时间信息及计数信息实现脉冲信号的时间捕获。但是在上述脉冲信号的捕获电路中，由于时间信息及计数信息的获取方式不同，导致数据处理模块可能无法同步获取计数信息及捕获的时间信息，从而造成其计算结果不准确。

技术实现思路

[0003]有鉴于此，本申请提供一种捕获电路、微处理芯片及设备，以利于解决现有技术中对脉冲信号捕获不准确的问题。
[0004]第一方面，本申请实施例提供了一种捕获电路，包括：第一计数支路，第二计数支路，数据处理模块及编码模块；
[0005]所述第一计数支路，用于接收输入信号及采样时钟信号，基于所述采样时钟信号对所述输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到所述同步信号存在沿信号时，存储所述计数信息；
[0006]所述第二计数支路的第一输入端与所述第一计数支路的第一输出端连接，所述第二计数支路的第二输入端用于接收所述输入信号；所述第二计数支路，用于根据所述输入信号及所述第一计数支路输出的所述同步信号对所述输入信号中的沿信号进行时间捕获，得到时间信息；
[0007]所述编码模块的输入端与所述第二计数支路的第一输出端连接；所述编码模块的第一输出端与所述数据处理模块的控制端连接；所述编码模块，用于在所述第二计数支路完成沿信号的时间捕获时，向所述数据处理模块发送第一使能信号；
[0008]所述数据处理模块的第一输入端与所述第一计数支路的第二输出端连接，所述数据处理模块的第二输入端与所述第二计数支路的第二输出端连接，所述数据处理模块的控制端与所述编码模块的第一输出端连接；所述数据处理模块，用于在接收到第一使能信号时，从所述第一计数支路中获取对采样时钟信号的计数信息，并从所述第二计数支路中获取捕获的所述时间信息。
[0009]在一方面的一种可能的实现方式中，所述第一计数支路包括：同步模块，检测模块，第一存储模块，及第一计数器；
[0010]所述同步模块的第一输入端用于接收所述输入信号，所述同步模块的第二输入端
用于接收所述采样时钟信号；所述同步模块，用于根据所述采样时钟信号对接收的所述输入信号进行同步处理，得到同步信号；
[0011]所述检测模块输入端与所述同步模块的输出端连接，所述检测模块的输出端与所述第一存储模块的控制端连接；所述检测模块，用于检测同步信号是否包含沿信号，并在检测到所述同步信号包含沿信号时，向所述第一存储模块输出第二使能信号；
[0012]所述第一计数器的输入端用于接收所述采样时钟信号，所述第一计数器的输出端与所述第一存储模块的输入端连接；所述第一计数器用于对接收的所述采样时钟信号进行计数；
[0013]所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；所述第一存储模块，用于在接收到第二使能信号时，存储所述第一计数器中对所述采样时钟信号的计数信息。
[0014]在一方面的一种可能的实现方式中，所述第二计数支路包括：延迟模块，捕获延迟线，第二存储模块；
[0015]所述延迟模块的输入端用于接收所述输入信号，所述延迟模块的输出端与所述捕获延迟线的第一输入端连接；所述延迟模块，用于对所述输入信号进行预设时间的延迟，得到延迟信号；
[0016]所述捕获延迟线的第二输入端与所述同步模块的输出端连接，所述捕获延迟线的输出端与所述编码模块的输入端连接；所述捕获延迟线，用于根据第二输入端接收的同步信号及第一输入端接收的延迟信号对沿信号进行时间捕获，得到时间信息；
[0017]所述编码模块的输入端与所述捕获延迟线的输出端连接，所述编码模块的第二输出端与所述第二存储模块的输入端连接；所述编码模块，具体用于获取捕获延迟线捕获的时间信息，将所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号；
[0018]所述第二存储模块的输出端与所述数据处理模块的第二输入端连接；所述第二存储模块，用于存储所述编码模块获取的时间信息。
[0019]在一方面的一种可能的实现方式中，所述捕获延迟线包括多个延迟元件，所述多个延迟元件依次连接，以沿信号路径在第一方向上传输同步信号，并沿信号路径在与所述第一方向相反的第二方向上传输延迟信号。
[0020]在一方面的一种可能的实现方式中，所述编码模块，具体用于获取捕获延迟线捕获的时间信息，对所述时间信息进行编码，将编码后的所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号。
[0021]在一方面的一种可能的实现方式中，所述第一存储模块包括移位寄存器及第二计数器；
[0022]所述移位寄存器的输出端与所述数据处理模块的第一输入端连接，所述移位寄存器的数据信号输入端与所述第一计数器的输出端连接，所述移位寄存器的移位时钟信号输入端用于接收移位时钟信号；所述移位寄存器，用于基于所述移位时钟信号存储所述第一计数器输出的所述采样时钟信号的计数信息，并通过输出端输出；
[0023]所述第二计数器的输入端用于接收所述移位时钟信号，所述第二计数器的输出端与所述数据处理模块的第三输入端连接；所述第二计数器用于对所述移位时钟信号进行计
数，并将移位时钟信号的计数信息传输至所述数据处理模块；
[0024]所述数据处理模块，用于在接收到第一使能信号时，根据所述第二计数器输出的所述移位时钟信号的计数值选择接收所述移位寄存器中的数据。
[0025]在一方面的一种可能的实现方式中，所述第一存储模块还包括选择模块；
[0026]所述选择模块的输入端与所述第一计数器的输出端连接，所述选择模块的控制端与所述编码模块的第一输出端连接，所述选择模块的第一输出端与所述数据处理模块的第四输入端连接，所述选择模块的第二输出端与所述移位寄存器的输入端连接；所述选择模块，用于在控制端接收到所述编码模块输出的所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第一输出端；或者，在控制端未接收到所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第二输出端。
[0027]在一方面的一种可能的实现方式中，所述第一存储模块的数量大于1；
[0028]针对至少两个第一存储模块中的每个，所述第一存储模块的输入端与所述第一计数器的输出端连接，所述第一存储模块的控制端与所述检测模块的输出端连接，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种捕获电路，其特征在于，包括：第一计数支路，第二计数支路，数据处理模块及编码模块；所述第一计数支路，用于接收输入信号及采样时钟信号，基于所述采样时钟信号对所述输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到所述同步信号存在沿信号时，存储所述计数信息；所述第二计数支路的第一输入端与所述第一计数支路的第一输出端连接，所述第二计数支路的第二输入端用于接收所述输入信号；所述第二计数支路，用于根据所述输入信号及所述第一计数支路输出的所述同步信号对所述输入信号中的沿信号进行时间捕获，得到时间信息；所述编码模块的输入端与所述第二计数支路的第一输出端连接；所述编码模块的第一输出端与所述数据处理模块的控制端连接；所述编码模块，用于在所述第二计数支路完成沿信号的时间捕获时，向所述数据处理模块发送第一使能信号；所述数据处理模块的第一输入端与所述第一计数支路的第二输出端连接，所述数据处理模块的第二输入端与所述第二计数支路的第二输出端连接，所述数据处理模块的控制端与所述编码模块的第一输出端连接；所述数据处理模块，用于在接收到第一使能信号时，从所述第一计数支路中获取对采样时钟信号的计数信息，并从所述第二计数支路中获取捕获的所述时间信息。2.根据权利要求1所述的电路，其特征在于，所述第一计数支路包括：同步模块，检测模块，第一存储模块，及第一计数器；所述同步模块的第一输入端用于接收所述输入信号，所述同步模块的第二输入端用于接收所述采样时钟信号；所述同步模块，用于根据所述采样时钟信号对接收的所述输入信号进行同步处理，得到同步信号；所述检测模块输入端与所述同步模块的输出端连接，所述检测模块的输出端与所述第一存储模块的控制端连接；所述检测模块，用于检测同步信号是否包含沿信号，并在检测到所述同步信号包含沿信号时，向所述第一存储模块输出第二使能信号；所述第一计数器的输入端用于接收所述采样时钟信号，所述第一计数器的输出端与所述第一存储模块的输入端连接；所述第一计数器用于对接收的所述采样时钟信号进行计数；所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；所述第一存储模块，用于在接收到第二使能信号时，存储所述第一计数器中对所述采样时钟信号的计数信息。3.根据权利要求2所述的电路，其特征在于，所述第二计数支路包括：延迟模块，捕获延迟线，第二存储模块；所述延迟模块的输入端用于接收所述输入信号，所述延迟模块的输出端与所述捕获延迟线的第一输入端连接；所述延迟模块，用于对所述输入信号进行预设时间的延迟，得到延迟信号；所述捕获延迟线的第二输入端与所述同步模块的输出端连接，所述捕获延迟线的输出端与所述编码模块的输入端连接；所述捕获延迟线，用于根据第二输入端接收的同步信号及第一输入端接收的延迟信号对沿信号进行时间捕获，得到时间信息；
所述编码模块的输入端与所述捕获延迟线的输出端连接，所述编码模块的第二输出端与所述第二存储模块的输入端连接；所述编码模块，具体用于获取捕获延迟线捕获的时间信息，将所述时间信息存储至所述第二存储模块，并在...

【专利技术属性】
技术研发人员：张虚谷，张剑云，黄凯，郭菁，夏政委，曾豪，
申请(专利权)人：珠海极海半导体有限公司，
类型：发明
国别省市：