绝缘体上硅衬底上的结型场效应晶体管制造技术

一种半导体器件(100)包括在绝缘体上硅(SOI)衬底(104)上的结型场效应晶体管(JFET)(102)。JFET(102)包括栅极(162)，该栅极具有在沟道(150)的第一横向侧(166)上与沟道(150)接触的第一栅极区段(164)以及在沟道(150)的相对的第二横向侧(170)上与沟道(150)接触的第二栅极区段(168)。第一栅极区段(164)和第二栅极区段(168)在半导体层(110)中比沟道(150)延伸得更深。JFET(102)进一步包括与沟道(150)接触的漂移区(148)，并且可以包括至少部分延伸到漂移区(148)之下且具有与沟道(150)相同的导电类型的掩埋层(126)。导电类型的掩埋层(126)。导电类型的掩埋层(126)。

【技术实现步骤摘要】
【国外来华专利技术】绝缘体上硅衬底上的结型场效应晶体管


[0001]本说明书涉及半导体器件领域。更具体地，但不作为限制，本说明书涉及半导体器件中的结型场效应晶体管。

技术介绍

[0002]结型场效应晶体管(JFET)通常具有顶部栅极和底部栅极，以控制(夹断)JFET沟道，该沟道夹在顶部栅极和底部栅极之间。顶部栅极和底部栅极通常包括在沟道上方和下方的扩散区。在绝缘体上硅(SOI)衬底上制造的器件中，器件硅层的厚度可能小于10微米，因此难以形成独立的顶部扩散区和底部扩散区以及位于两者之间的沟道。

技术实现思路

[0003]本说明书介绍了一种半导体器件，其包括在绝缘体上硅(SOI)衬底上的结型场效应晶体管(JFET)，该SOI衬底包括在电介质层上的半导体层。该JFET包括在半导体层中具有第一导电类型的栅极，以及在半导体层中具有相反的第二导电类型的沟道。该栅极包括在沟道的第一横向侧上与沟道接触的第一栅极区段，以及在沟道的相对的第二横向侧上与沟道接触的第二栅极区段。第一栅极区段和第二栅极区段在半导体层中比沟道延伸得更深。该JFET还包括与沟道接触的具有第二导电类型的漂移区。
附图说明
[0004]图1A至图1I是包括在SOI衬底上的JFET的示例半导体器件的横截面，其在形成的示例方法的各阶段中被描绘。
[0005]图2A和图2B是包括在SOI衬底上的JFET的示例半导体器件的横截面。
[0006]图3是包括在SOI衬底上的JFET的示例半导体器件的俯视图。
[0007]图4是包括在SOI衬底上的第一JFET和第二JFET的示例半导体器件的横截面。
具体实施方式
[0008]本说明书是参照附图来描述的。附图不是按比例绘制的，并且它们只是为了说明书的描述而提供的。下面参照用于描述的示例应用对说明书的几个方面进行了说明。许多具体细节、关系和方法被提出以提供对说明书的理解。本说明书不受所描述的行为或事件的顺序的限制，因为一些行为可以以不同的顺序发生和/或与其他行为或事件同时发生。此外，并非所有图示的行为或事件都是实施根据本说明书的方法所需要的。
[0009]在绝缘体上硅(SOI)衬底上形成半导体器件。该SOI衬底包括电介质层以及在电介质层上的半导体层。半导体层具有位于半导体层和电介质层之间的边界处的底表面，以及定位成与半导体层和电介质层之间的边界相对的顶表面。半导体器件包括半导体层中和半导体层上的结型场效应晶体管(JFET)。
[0010]JFET包括在半导体层中的栅极和在半导体层中的沟道。栅极具有第一导电类型，
而沟道具有与第一导电类型相反的第二导电类型。栅极包括延伸至顶表面并在沟道的第一横向侧上与沟道接触的第一栅极区段，以及延伸至顶表面并在沟道的第二横向侧上与沟道接触的第二栅极区段，沟道的第二侧定位为与第一侧相对。第一栅极区段和第二栅极区段在半导体层中从顶表面延伸得比沟道更深。术语“横向侧”是指与半导体层的底表面的平面垂直的侧面。
[0011]JFET包括在半导体层中的源极，该源极具有第二导电类型。该源极与沟道接触。JFET包括在半导体层中的漂移区，该漂移区具有第二导电类型。漂移区与沟道接触并且位于沟道中与源极相对的一侧上。JFET包括在半导体层中的漏极，该漏极具有第二导电类型。漏极与漂移区接触并且在漂移区的与沟道相对的一侧上。
[0012]JFET可以包括在半导体层中的漏极侧掩埋层，该漏极侧掩埋层具有第二导电类型。漏极侧掩埋层可以具有高于漂移区或低于漂移区的第二导电类型掺杂物的平均净浓度。漏极侧掩埋层位于底表面和漂移区之间，并从漏极至少部分地横向延伸到漂移区下方。
[0013]术语“第一导电类型掺杂物”和术语“第二导电类型掺杂物”是指在半导体材料中分别提供第一导电类型的掺杂物和提供第二导电类型的掺杂物。例如，对于第一导电类型为p型并且第二导电类型为n型的情况，硼、镓和铟是第一导电类型掺杂物，因为它们在半导体材料中提供p型电导率，而磷、砷和锑是第二导电类型掺杂物，因为它们在半导体材料中提供n型电导率。术语“第二导电类型掺杂物的平均净浓度”是指第二导电类型掺杂物的平均浓度减去第一导电类型掺杂物的平均浓度。半导体区域中的第二导电类型掺杂物的平均净浓度与半导体区域的电导率有关。同样地，术语“第一导电类型掺杂物的平均净浓度”是指第一导电类型掺杂物的平均浓度减去第二导电类型掺杂物的平均浓度。
[0014]当两个半导体区域被描述为具有相等的第一(或第二)导电类型掺杂物的平均净浓度时，平均净浓度被理解为在用于形成两个半导体区域的制造工艺(例如离子注入)中通常遇到的公差范围内是相等的；因此，平均净浓度可以在3％范围内是相等的。
[0015]需要注意的是，本说明书中可能使用诸如顶部、底部、上方、下方和以下等术语。这些术语不是限制结构或元件的位置或取向，而是用于提供结构或元件之间的空间关系。
[0016]图1A至图1I是在示例形成方法的各阶段中描述的包括在SOI衬底104上的JFET 102的示例半导体器件100的横截面。参照图1A，半导体器件100形成在SOI衬底104上。在本示例中，SOI衬底104可以包括操作晶圆(handle wafer)106、在操作晶圆106上的电介质层108以及在电介质层108上的半导体层110。操作晶圆106可以是导电的，并且可以包括单晶硅，或适合半导体制造加工的其他材料，并且作为示例可以是400微米到800微米厚，用以支撑电介质层108和半导体层110。电介质层108可以包括二氧化硅、氧化铝(蓝宝石)或其他电介质材料，并且其厚度可以例如是1微米到10微米，用于电隔离半导体层110。在本示例的另一个版本中，可以省略操作晶圆106，并且电介质层108可以是400微米至800微米厚，从而提供操作晶圆106的支撑功能。
[0017]半导体层110可以是单晶的，并且可以包括硅、硅与锗、硅与碳或碳化硅。用于半导体层110的其他半导体材料也在本示例的范围内。在本示例中，半导体层110包括直接在电介质层108上的第一半导体子层112。半导体层110的其他半导体材料将在随后的制造操作中形成。半导体层110在半导体层110和电介质层108之间的边界处具有底表面114。作为示例，第一半导体子层112的厚度可以是0.2微米到2微米。第一半导体子层112具有第一导电
类型，在本示例中为p型。作为示例，第一半导体子层112可以具有1
×
10
14
cm
‑3至1
×
10
17
cm
‑3的第一导电类型掺杂物的平均浓度。
[0018]参照图1B，可以在第一半导体子层112上形成未显示的二氧化硅保护层。可以将可选的第一剂量的第一导电类型掺杂物116引入第一半导体子层112中，以在第一半导体子层112中形成第一注入区域118。第一剂量的第一导电类型掺杂物116可以包括硼，以促进随后在第一半导体子层112中的扩散。作为示例，第一剂量的第一导电类型掺杂物11本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种包括结型场效应晶体管JFET的半导体器件，所述JFET包括：在衬底上方的半导体层中的栅极，所述栅极具有第一导电类型并且包括第一栅极区段和第二栅极区段；在所述半导体层中的沟道，所述沟道具有与所述第一导电类型相反的第二导电类型，所述沟道位于所述第一栅极区段和所述第二栅极区段之间并接触所述第一栅极区段和所述第二栅极区段；以及在所述半导体层中的漂移区，所述漂移区接触所述沟道以及所述第一栅极区段和所述第二栅极区段，所述漂移区具有所述第二导电类型。2.根据权利要求1所述的半导体器件，进一步包括在所述半导体层中的漏极侧掩埋层，所述漏极侧掩埋层位于所述漂移区和底表面之间并且沿所述漂移区的至少一部分横向延伸，所述漏极侧掩埋层具有所述第二导电类型。3.根据权利要求2所述的半导体器件，其中所述漏极侧掩埋层在从所述漏极朝向所述沟道的方向上具有掺杂物浓度梯度，其中第二导电类型掺杂物的浓度在所述漏极侧掩埋层的厚度的至少两倍的横向距离上下降。4.根据权利要求1所述的半导体器件，进一步包括在所述沟道和所述衬底之间的所述半导体层中的屏障层，所述屏障层具有所述第一导电类型，所述屏障层具有的第一导电类型掺杂物的平均净浓度低于所述第一栅极区段和所述第二栅极区段。5.根据权利要求2所述的半导体器件，其中所述衬底是绝缘体上硅SOI衬底，并且所述漏极侧掩埋层接触所述SOI衬底的电介质层。6.根据权利要求1所述的半导体器件，所述JFET进一步包括：在所述半导体层中的源极，所述源极具有所述第二导电类型，所述源极接触与所述漂移区相对的所述沟道；以及在所述半导体层中位于所述源极和所述衬底之间的源极侧掩埋层，所述源极侧掩埋层具有所述第二导电类型。7.根据权利要求1所述的半导体器件，其中所述JFET具有漏极居中配置。8.根据权利要求1所述的半导体器件，其中所述第一导电类型是p型，并且所述第二导电类型是n型。9.根据权利要求1所述的半导体器件，其中所述JFET是第一JFET，所述栅极是第一栅极，所述漂移区是第一漂移区，并且所述沟道是具有第一沟道宽度的第一沟道，并且所述半导体器件进一步包括第二JFET，所述第二JFET包括：在所述半导体层中的第二栅极，所述第二栅极具有所述第一导电类型，所述第二栅极包括第三栅极区段和第四栅极区段；以及在所述半导体层中的第二沟道，其位于所述第三栅极区段和所述第四栅极区段之间并接触所述第三栅极区段和所述第四栅极区段，所述第二沟道具有所述第二导电类型和大于所述第一沟道宽度的第二沟道宽度。10.一种形成半导体器件的方法，所述方法包括：在衬底上方形成半导体层，所述半导...

【专利技术属性】
技术研发人员：Z，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：