半导体器件的制造方法及半导体器件技术

本发明专利技术提供了一种半导体器件的制造方法及半导体器件；该方法包括：提供第一衬底；在所述第一衬底上形成存储单元阵列结构；在所述存储单元阵列结构上方形成绝缘材料层；在所述绝缘材料层上形成第二衬底；在所述第二衬底上形成外围电路的晶体管。本申请的方案采用存储阵列在底部、外围电路在顶部的上下分布方式，从而减少了外围电路所占用的半导体器件的面积，使相同面积的半导体器件上能够容纳更多的存储单元，提高了半导体器件的存储密度。提高了半导体器件的存储密度。提高了半导体器件的存储密度。

【技术实现步骤摘要】
半导体器件的制造方法及半导体器件


[0001]本专利技术涉及半导体
，具体而言，涉及一种半导体器件的制造方法及半导体器件。

技术介绍

[0002]随着半导体行业的发展，如何进一步增加存储密度、降低成本是半导体领域相关人员重要的研究课题，目前已知的研究方向主要集中在如何降低存储单元(Cell)的尺寸大小，而如何减少外围电路则研究较少。
[0003]目前已知的，传统的半导体器件通常采用逻辑电路的晶体管和存储阵列(Array)平行分布的方式。然而以目前的技术条件来看，存储单元的尺寸已经接近当前工艺水平的物理极限，很难再通过缩小存储单元的尺寸来提升半导体器件的存储密度。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件的制造方法及半导体器件，以解决现有技术难以提高半导体器件的密度的技术问题。
[0005]根据本申请实施例的第一方面，提供一种半导体器件的制造方法，包括：
[0006]提供第一衬底；
[0007]在所述第一衬底上形成存储单元阵列结构；
[0008]在所述存储单元阵列结构上方形成绝缘材料层；
[0009]在所述绝缘材料层上形成第二衬底；
[0010]在所述第二衬底上形成外围电路的晶体管。
[0011]进一步地，在所述绝缘材料层上形成第二衬底之后，还包括：
[0012]在所述第二衬底中注入离子，形成漏/源区；
[0013]部分刻蚀所述第二衬底以形成隔离沟槽；
[0014]形成填充所述隔离沟槽且覆盖所述第二衬底上表面的隔离结构；
[0015]在所述隔离结构中形成暴露所述第二衬底的第一沟槽。
[0016]进一步地，在所述第二衬底上形成外围电路的晶体管，包括：
[0017]形成覆盖所述隔离结构和所述第一沟槽表面的栅电介质层；
[0018]部分刻蚀所述栅电介质层和所述隔离结构，形成暴露所述漏/源区的第二沟槽；
[0019]形成接触材料层，所述接触材料层覆盖所述第二沟槽底面；
[0020]形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽。
[0021]进一步地，所述形成导电材料层，包括：
[0022]形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽，且覆盖所述栅电介质层上表面；
[0023]回刻所述栅电介质层上表面的导电材料层。
[0024]进一步地，在所述第二衬底中注入离子，形成漏/源区，包括：
[0025]在所述第二衬底上形成牺牲层；
[0026]在所述第二衬底中注入第一掺杂型离子，形成沟道区；
[0027]在所述牺牲层上形成掩膜图形层；
[0028]通过所述掩膜图形层暴露的牺牲层对所述第二衬底中注入第二掺杂型离子，形成漏/源区；
[0029]去除所述牺牲层和掩膜图形层。
[0030]进一步地，在形成接触材料层之后，还包括：
[0031]形成阻挡层，所述阻挡层覆盖所述接触材料层及所述第二沟槽的侧壁。
[0032]进一步地，所述第二沟槽的下表面与所述第二衬底的上表面齐平。
[0033]进一步地，所述第二沟槽的下表面低于所述第二衬底的上表面。
[0034]进一步地，位于所述第二衬底内的所述第二沟槽的宽度大于位于所述隔离结构内的第二沟槽的宽度。
[0035]进一步地，所述接触材料层的材料为铋，所述第二衬底的材料为二硫化钼。
[0036]根据本申请实施例的第二方面，提供一种半导体器件，包括：由下至上依次堆叠的第一衬底、阵列结构层、绝缘材料层、第二衬底和外围电路层；
[0037]所述阵列结构层中设置有存储单元阵列；所述外围电路层中设置有晶体管。
[0038]进一步地，所述第二衬底的上表面间隔设置有多个隔离沟槽，每一个所述隔离沟槽的两侧均设置有漏/源区；所述第二衬底还包括多个隔离结构，每个所述隔离结构填充一个所述隔离沟槽且部分覆盖两侧的所述漏/源区上表面；相邻的两个所述隔离结构之间的所述第二衬底的表面形成第一沟槽；每个所述漏/源区的上方均设置有贯穿所述隔离结构的第二沟槽。
[0039]进一步地，所述外围电路层包括栅电介质层、接触材料层和导电材料层；所述栅电介质层覆盖所述隔离结构和所述第一沟槽的上表面；所述接触材料层覆盖所述第二沟槽的底面；所述导电材料层填充所述第二沟槽的剩余部分和所述第一沟槽。
[0040]进一步地，所述第二衬底中设置有沟道区，所述沟道区是通过注入第一掺杂型离子形成的；所述漏/源区是通过注入第二掺杂型离子形成的。
[0041]进一步地，所述外围电路层还包括阻挡层，所述阻挡层覆盖所述接触材料层及所述第二沟槽的侧壁。
[0042]进一步地，所述第二沟槽的下表面与所述第二衬底的上表面齐平。
[0043]进一步地，所述第二沟槽的下表面低于所述第二衬底的上表面。
[0044]进一步地，位于所述第二衬底内的所述第二沟槽的宽度大于位于所述隔离结构内的第二沟槽的宽度。
[0045]进一步地，所述接触材料层的材料为铋，所述第二衬底的材料为二硫化钼。
[0046]本申请的方案采用存储阵列(Array)在底部、逻辑电路的晶体管在顶部的上下分布方式，从而减少了外围电路所占用的半导体器件的面积，使相同面积的半导体器件上能够容纳更多的存储单元，提高了半导体器件的存储密度。
附图说明
[0047]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0048]图1是本申请一个实施例提供的半导体器件制造方法的流程图。
[0049]图2至图19a和19b是本申请一个实施例提供的半导体器件制造方法的各步骤结构示意图。
[0050]图20a和20b是本申请一个实施例提供的半导体器件的一种剖面结构示意图。
[0051]附图标记说明：
[0052]10
‑
阵列结构层；110
‑
半导体基底；111
‑
位线；112
‑
字线；120
‑
层叠结构；121
‑
第一牺牲层；122
‑
第一支撑层；123
‑
第二牺牲层；124
‑
第二支撑层；125
‑
电容孔；126
‑
导电材料层；127
‑
第一半导体材料；128
‑
刻蚀孔；129
‑
电介质层；1201
‑
导电材料层；1202
‑
第二半导体材料；130
‑
隔离层；131
‑
电容导线孔；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供第一衬底；在所述第一衬底上形成存储单元阵列结构；在所述存储单元阵列结构上方形成绝缘材料层；在所述绝缘材料层上形成第二衬底；在所述第二衬底上形成外围电路的晶体管。2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述绝缘材料层上形成第二衬底之后，还包括：在所述第二衬底中注入离子，形成漏/源区；部分刻蚀所述第二衬底以形成隔离沟槽；形成填充所述隔离沟槽且覆盖所述第二衬底上表面的隔离结构；在所述隔离结构中形成暴露所述第二衬底的第一沟槽。3.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述第二衬底上形成外围电路的晶体管，包括：形成覆盖所述隔离结构和所述第一沟槽表面的栅电介质层；部分刻蚀所述栅电介质层和所述隔离结构，形成暴露所述漏/源区的第二沟槽；形成接触材料层，所述接触材料层覆盖所述第二沟槽底面；形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽。4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述形成导电材料层，包括：形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽，且覆盖所述栅电介质层上表面；回刻所述栅电介质层上表面的导电材料层。5.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述第二衬底中注入离子，形成漏/源区，包括：在所述第二衬底上形成牺牲层；在所述第二衬底中注入第一掺杂型离子，形成沟道区；在所述牺牲层上形成掩膜图形层；通过所述掩膜图形层暴露的牺牲层对所述第二衬底中注入第二掺杂型离子，形成漏/源区；去除所述牺牲层和掩膜图形层。6.根据权利要求3所述的半导体器件的制造方法，其特征在于，在形成接触材料层之后，还包括：形成阻挡层，所述阻挡层覆盖所述接触材料层及所述第二沟槽的侧壁。7.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述第二沟槽的下表面与所述第二衬底的上表面齐平。8.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述第二沟槽的下表面低于所述第二衬底的上表面。9.根据权利要求7所述的半导体器件的制造方...

【专利技术属性】
技术研发人员：郭帅，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：