封装结构制造技术

本实用新型专利技术提供了一种封装结构。该封装结构包括：基底；电性布置在基底的正面上的多个硅通孔中介层；电性布置硅通孔中介层上的芯片，其中每个芯片均完全处在单个硅通孔中介层上，而且硅通孔中介层与芯片电连接；以及电性布置在任意相邻的至少两个硅通孔中介层上的桥接芯片，其中桥接芯片与至少两个硅通孔中介层电连接。在本实用新型专利技术中，实现了采用数个小面积的硅通孔中介层以及桥接芯片来拼成大尺寸的硅通孔中介层。寸的硅通孔中介层。寸的硅通孔中介层。

【技术实现步骤摘要】
封装结构


[0001]本技术涉及半导体封装领域，具体涉及一种封装结构。

技术介绍

[0002]目前，先进封装技术单位面积下的输入输出I/O越来越密集，封装尺寸(例如，2.5D封装)越来越大。为了要缩小集成电路的面积，一种方法就是在载板上增加一层硅中介层(Si interposer，由半导体芯片工艺制造而成，也可以称为硅通孔中介层(TSV Interposer))，芯片依然通过覆晶方式正面(功能面)朝下连接在这个中介层上。硅中介层就充当了裸片(die)实现裸片
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裸片(die
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die)的互连以及裸片
‑
基板(die
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substrate)的互连。由于这个硅中介层是直接由半导体芯片工艺制造，例如65nm，其布线密度就可以非常细(例如，10um以下)，裸片与裸片之间也可以堆叠得更紧密。
[0003]然而，这种封装对硅中介层的尺寸有严格要求，即硅中介层的面积一定要大于其上面2个甚至多个裸片的尺寸之和。所以，未来超大尺寸的2.5D封装将面临良率难以控制成本过高的挑战。具体地，以12寸的晶原为例，如果硅通孔中介层的尺寸到达60mm*60mm和80mm*80mm，在12寸300mm*300mm的晶圆下产出，硅通孔中介层就只能产出几颗。由此，制程良率会是一个很大挑战。

技术实现思路

[0004]本技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效防止制程良率下降的基于硅通孔中介层的封装结构制备方法以及由此制造的装结构。r/>[0005]为实现上述目的，本技术提供一种封装结构包括：
[0006]基底；
[0007]电性布置在基底的正面上的多个硅通孔中介层；
[0008]电性布置硅通孔中介层上的芯片，其中每个芯片均完全处在单个硅通孔中介层上，而且硅通孔中介层与芯片电连接；以及
[0009]电性布置在任意相邻的至少两个硅通孔中介层上的桥接芯片，其中桥接芯片与至少两个硅通孔中介层电连接。
[0010]优选地，封装结构还包括：
[0011]覆盖在基底上的散热板；以及
[0012]布置在基底的反面的电连接结构。
[0013]优选地，硅通孔中介层之间的间隙填充有第一介质层。
[0014]优选地，芯片和桥接芯片之间的间隙填充有第二介质层。
[0015]优选地，散热板与基底之间具有中间层。
[0016]优选地，散热板与芯片和桥接芯片之间具有垫层。
[0017]优选地，多个硅通孔中介层内形成的芯片结构仅仅包括无源芯片结构，或者仅仅包括有源芯片结构，或者同时包括有源芯片结构和无源芯片结构。
等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
[0034]此处可能使用诸如“介于
……
之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
[0035]图1示意性地示出了根据本技术优选实施例的封装结构的制备工艺的流程图；图2至图8示意性地示出了根据本技术优选实施例的封装结构的制备工艺的各个步骤得到的半导体结构。
[0036]如图1至图8所示，根据本技术优选实施例的封装结构的制备工艺包括：
[0037]第一步骤S1：提供基底10，如图2所示。本具体实施例中，例如，基底10可以采用PCB基板，但也可以是其它合适类型的基板。
[0038]第二步骤S2：在基底10的正面上布置多个间隔开的硅通孔中介层20，如图3所示。
[0039]第三步骤S3：在布置有硅通孔中介层20的基底10上形成第一介质层30以填充硅通孔中介层20之间的间隙，如图4所示。第一介质层30起绝缘、保护固定硅通孔中介层20作用。
[0040]第四步骤S4：在硅通孔中介层20上布置芯片40，使得硅通孔中介层20与芯片电连接，并且使得每个芯片40均完全处在单个硅通孔中介层20上，并且在任意相邻的至少两个硅通孔中介层20上架设桥接芯片50使得桥接芯片50与至少两个硅通孔中介层20电连接；
[0041]也就是说，桥接芯片50与相邻的至少两个硅通孔中介层20的上表面均部分地接触。如图5所示，桥接芯片50与相邻的两个硅通孔中介层20的上表面均部分地电连接。桥接芯片50与相邻的三个及以上硅通孔中介层20的上表面均部分地电连接时，桥接芯片50则架设在这些相邻硅通孔中介层20相互临近的位置。
[0042]本具体实施例中，例如，对于芯片40和桥接芯片50，提供的芯片可以是裸芯片，也可以是初步封装的芯片。而且，芯片的具体种类可根据需要进行选择，而且芯片的具体制造工艺也可以根据需要进行选择。
[0043]至此，实现了采用数个小面积的硅通孔中介层以及桥接芯片来拼成大尺寸的硅通孔中介层；而且由于制造的是小面积的硅通孔中介层，从而可以有效的控制良率降低制程成本；并且，在硅通孔中介层正面进行芯片拼接的工艺简单，制造成本相对较低。
[0044]这样，在具体工艺中，可以将各个单元芯片(包括有源芯片及无源芯片)分割成各单元小芯片，在基板上进行组装，这样可以确保各单元芯片功能是正常工作的，再进行组装，以有效提高良率降低成本。
[0045]在每个硅通孔中介层20上仅仅布置一个芯片40。由此，可以最大程度地减小数个小面积的硅通孔中介层20的面积，进而最大化提高良率。
[0046]接下来，如图1所示，根据本技术优选实施例的封装结构的制备工艺还可以进
一步包括如下步骤：
[0047]第五步骤S5：形成第二介质层60以填充芯片40和桥接芯片50布置后留下的间隙，如图6所示。第二介质层60起绝缘、保护固定芯片40和桥接芯片50作用。
[0048]第六步骤S6：在基底上覆盖散热板70，如图7所示。
[0049]优选地，散热板70与基底10之间具有中间层80，散热板70通过中间层80粘设在基底10上，散热板70与芯片40和桥接芯片50之间具有垫层90。垫层90可以缓冲散热板70和芯片40和桥接芯片50之间的应力，同时可以将芯片40和桥接芯片50的热量传递到散热板70实现散热目的。
[0050]第七步骤S7：在基底10的反面制造电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构，其特征在于包括：基底；电性布置在基底的正面上的多个硅通孔中介层；电性布置硅通孔中介层上的芯片，其中每个芯片均完全处在单个硅通孔中介层上，而且硅通孔中介层与芯片电连接；以及电性布置在任意相邻的至少两个硅通孔中介层上的桥接芯片，其中桥接芯片与至少两个硅通孔中介层电连接。2.根据权利要求1所述的封装结构，其特征在于还包括：覆盖在基底上的散热板。3.根据权利要求2所述的封装结构，其特征在于，散热板与基底之间具有中间层。4.根据权利要求2所述的封装结构，其特征在于，散热板与芯片...

【专利技术属性】
技术研发人员：陈彦亨，林正忠，
申请(专利权)人：盛合晶微半导体江阴有限公司，
类型：新型
国别省市：