半导体器件的制备方法技术

本发明专利技术提供一种半导体器件的制备方法，包括步骤：1)提供一半导体结构；2)在半导体结构上形成底部势垒层；3)在底部势垒层上形成顶部势垒层，顶部势垒层形成有栅极槽，栅极槽显露底部势垒层的顶面；4)在栅极槽中形成栅极结构。本发明专利技术通过底部势垒层保护沟道层，一方面可以有效避免在清洗或刻蚀过程中在沟道层中引入杂质，保证沟道层的质量；另一方面本发明专利技术可以有效避免常规势垒层全去除方法损伤沟道层，降低沟道层的缺陷；又一方面本发明专利技术可以有效避免常规势垒层部分去除方法使得蚀刻深度不一致并难以精确控制的缺陷，本发明专利技术通过原子层沉积工艺形成超薄底部势垒层，可以精确控制沟槽栅深度，使得器件的保持阈值电压一致。使得器件的保持阈值电压一致。使得器件的保持阈值电压一致。

【技术实现步骤摘要】
半导体器件的制备方法


[0001]本专利技术属于半导体集成电路设计及制造领域，特别是涉及一种半导体器件的制备方法。

技术介绍

[0002]目前，主流的功率半导体器件(电力电子器件)依然以硅材料为主，但是硅材料耐击穿电压低，以及设计、工艺上已经到达其材料极限，成为制约其发展的主要问题。以SiC、GaN为代表的第三代半导体(又称宽禁带半导体)在功率半导体领域逐渐渗透到电动汽车、电源、消费类电子等行业中，实现了部分对硅基材料的替代，在小型化、低功耗、高频率等方面均有优异表现。
[0003]当前，GaN功率器件主要有肖特基势垒二极管(Schottky barrier diode，SBD)，高电子迁移率晶体管(High electron mobility transistor，HEMT)及金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)等。GaN功率器件，比如HEMT，的一大特点是具有二维电子气沟道(2dimension electron gas，2D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，所述制备方法包括：1)提供一半导体结构；2)在所述半导体结构上形成底部势垒层；3)在所述底部势垒层上形成顶部势垒层，所述顶部势垒层形成有栅极槽，所述栅极槽显露所述底部势垒层的顶面；4)在所述栅极槽中形成栅极结构。2.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤2)通过原子层沉积工艺在所述半导体结构上形成底部势垒层，所述底部势垒层的厚度为1纳米～5纳米。3.根据权利要求2所述的半导体器件的制备方法，其特征在于：所述底部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN、InN、InGaN及InAlN中的一种。4.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤3)包括：3
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1)在所述底部势垒层上形成生长阻挡层，所述生长阻挡层与栅极槽区域对应设置；3
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2)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；3
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3)去除所述生长阻挡层，以形成栅极槽。5.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤3)包括：3
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1)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；3
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2)通过光刻工艺和刻蚀工艺在所述顶部势垒层中形成栅极结构，所述底部势垒层和所述顶部势垒层设置为不同的材料，所述刻蚀停留在所述底部势垒层的顶面。6.根据权利要求4或5所述的半导体器件的制备方法，其特征在于：所述顶部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN...

【专利技术属性】
技术研发人员：卢敬权，殷淑仪，
申请(专利权)人：东莞市中器集成电路有限公司，
类型：发明
国别省市：