基于极性加固的抗辐照锁存器的电路结构、芯片和模块制造技术

本发明专利技术涉及一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。该电路结构包括。多输入C单元、传输门、两个SRAM单元和两个传输单元。第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。当WL为低电平时，内部数据通过多输入C单元连接到输出端口Q。当WL为高电平时，通过传输门的直接传输路径传输数据。存储节点S0、S3、S4、S7由D输入信号通过第一传输单元输入，存储节点S1、S2、S5、S6由DN输入信号通过第二传输三元输入。本发明专利技术采用传输门快速输入，降低了锁存器的传输延时与功耗，通过多输入C单元地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。TNU的能力。TNU的能力。

【技术实现步骤摘要】
基于极性加固的抗辐照锁存器的电路结构、芯片和模块


[0001]本专利技术涉及一种锁存器的电路结构，特别是涉及一种基于极性加固的抗辐照锁存器的电路结构、一种基于极性加固的抗辐照锁存器的电路芯片、一种基于极性加固的抗辐照锁存器的电路模块。

技术介绍

[0002]随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，缩写为CMOS)技术不断进步，电子器件的尺寸越来越小，电子器件的集成度越来越高与其工作的太空辐射环境等因素都影响着器件的稳定性。再加上为了减少器件的能量损耗而采用较低的供电电压，使得器件的稳定性又一次受到严峻的挑战。单粒子效应会对电子器件造成硬错误与软错误。硬错误的发生会导致器件物理级的损坏，从而导致灾难性的后果。而软错误主要是影响电子器件的工作状态，使其无法传递正确的信息。由于空间辐射粒子的能量有限，其造成器件发生软错误的几率要远远大于其导致器件发生硬错误的几率。而在软错误中，单粒子翻转(Single Event Upset，缩写为SEU)发生的概率远远大于其它类型错误发生的概率。
[0003]为了提高单元抗SEU的能力，在对电路进行抗单粒子翻转的设计时，需要遵循以下三个原则。首先，信息必须存储在两个不同的位置。这样可以提供冗余节点，当其中一个节点产生单粒子翻转，则冗余节点可以作为数据恢复的来源。其次，在粒子撞击后，未受损坏的存储数据位，其反馈必须保证错误的数据恢复。最后，由粒子撞击引起的电流从N型扩散流向P型扩散。现有的锁存器虽然具备抗SEU，甚至抗DNU的能力，但是对于抗TNU的能力存在不足，且为了实现锁存器的抗SEU、DNU能力，锁存器的功耗也随之提高。

技术实现思路

[0004]基于此，有必要针对现有的锁存器存在抗TNU能力不足且功耗较高的问题，提供一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。
[0005]本专利技术通过以下技术方案实现：一种基于极性加固的抗辐照锁存器的电路结构包括多输入C单元、传输门、两个SRAM单元和两个传输单元。
[0006]第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。多输入C单元的一端电连接存储节点S1、S2、S5、S6，另一端电连接输出端口Q。传输门包括PMOS晶体管P17和NMOS晶体管N25。P17的栅极由字线WLB控制。N25的栅极由字线WL控制。传输门的一端与输出端口Q电连接，另一端与节点D电连接。第一传输单元的一端分别电连接存储节点S0、S3、S4、S7，另一端电连接节点D。第一传输单元由字线WL控制。第二传输单元的一端分别电连接存储节点S1、S2、S5、S6，另一端电连接节点DN。第二传输单元也由字线WL控制。
[0007]锁存器在数据传输状态下，字线WL为高电平，第一传输单元和第二传输单元均开启。若锁存器的初始存储数据为“1”，即存储节点S0＝S3＝S4＝S7＝“1”，存储节点S1＝S2＝S5＝S6＝“0”，若此时节点D信号为低电平，即向单元传输数据“0”，信号通过第一传输单元
向内部节点S0S3S4S7传输低电平信号，通过第二传输单元向内部节点S1S2S5S6传输高电平信号，内部节点的值变为S0＝S3＝S4＝S7＝“0”，S1＝S2＝S5＝S6＝“1”。同时传输门开启，锁存器的输入通过传输门直接传输到输出端口Q。
[0008]上述基于极性加固的抗辐照锁存器的电路结构具有基本的数据传输与保持功能，通过传输门将锁存器的输入快速地传输到输出端口Q，大大降低了锁存器的传输延时，降低了锁存器的功耗。锁存器电路此时保存的数据是D信号传入的“0”。通过与锁存器内部节点相连的多输入C单元，可有效地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。
[0009]在其中一个实施例中，锁存器在数据保持状态下，字线WL为低电平，第一传输单元、第二传输单元和传输门均关闭，锁存器保存的数据通过多输入C单元输出到输出端口Q，且多输入C单元的输出为高电平“1”。
[0010]在其中一个实施例中，第一SRAM单元包括PMOS晶体管P1～P6,和NMOS晶体管N1～N10。其中，P1、P2作为上拉管，N1、N2作为下拉管，形成存储节点S0。P3、N3作为上拉管，N4、N5作为下拉管，形成存储节点S2。P4、N6作为上拉管，N7、N8作为下拉管，形成存储节点S3。P5、P6作为上拉管，N9、N10作为下拉管，形成存储节点S3。且，N4、N6、N10的栅极由存储节点S0控制。N2、N3、N7的栅极由存储节点S1控制。N1、N8、P4的栅极由存储节点S2控制。N5、N9、P3的栅极由存储节点S3控制。P6的栅极由存储节点S4控制。P2的栅极由存储节点S5控制。P1的栅极由存储节点S6控制。P5的栅极由存储节点S7控制。P1、P3、P4、P5的源极或漏极电连接电源VDD。N2、N5、N8、N10的源极或漏极电性接地。
[0011]在其中一个实施例中，第二SRAM单元包括PMOS晶体管P7～P12,和NMOS晶体管N11～N20。其中，P7、P8作为上拉管，N11、N12作为下拉管，形成存储节点S4。P9、N13作为上拉管，N14、N15作为下拉管，形成存储节点S6。P10、N16作为上拉管，N17、N18作为下拉管，形成存储节点S7。P11、P12作为上拉管，N19、N20作为下拉管，形成存储节点S5。且，N14、N16、N20的栅极由存储节点S4控制。N12、N13、N17的栅极由存储节点S5控制。N11、N18、P10的栅极由存储节点S6控制。N15、N19、P9的栅极由存储节点S7控制。P12的栅极由存储节点S0控制。P8的栅极由存储节点S1控制。P7的栅极由存储节点S2控制。P11的栅极由存储节点S3控制。P7、P9、P10、P11的源极或漏极电连接电源VDD。N12、N15、N18、N20的源极或漏极电性接地。
[0012]在其中一个实施例中，多输入C单元包括PMOS晶体管P13～P16和NMOS晶体管N21～N24。其中，P16、N21的栅极电连接存储节点S1。P15、N22电连接存储节点S2。P14、N23电连接存储节点S5。P13、N24电连接存储节点S6。P13～P16，N21～N24依次电连接输出端口Q。
[0013]在其中一个实施例中，第一传输单元包括NMOS晶体管N26～N29。N26、N27、N28、N29的栅极分别电连接字线WL。N26、N27、N28、N29各有一端电连接节点D，另一端依次电连接存储节点S0、S3、S4、S7。
[0014]在其中一个实施例中，第二传输单元包括NMOS晶体管N30～N33。N30、N31、N32、N33的栅极分别电连接字线WL。N30、N31、N32、N33各有一端电连接节点DN，另一端依次电连接存储节点S1、S2、S5、S6。
[0015]本专利技术还提供一种基于极性加固的抗辐照锁存器的电路芯片，该电路芯片采用上述的基于极性加固本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于极性加固的抗辐照锁存器的电路结构，其特征在于，其包括：第一SRAM单元；第二SRAM单元，其与所述第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7；多输入C单元，其一端电连接所述存储节点S1、S2、S5、S6，另一端电连接输出端口Q；传输门，其包括PMOS晶体管P17和NMOS晶体管N25；P17的栅极由字线WLB控制；N25的栅极由字线WL控制；所述传输门的一端与所述输出端口Q电连接，另一端与节点D电连接；第一传输单元，其一端分别电连接所述存储节点S0、S3、S4、S7，另一端电连接所述节点D；所述第一传输单元由字线WL控制；第二传输单元，其一端分别电连接所述存储节点S1、S2、S5、S6，另一端电连接节点DN；所述第二传输单元也由所述字线WL控制；所述锁存器在数据传输状态下，所述字线WL为高电平，所述第一传输单元和所述第二传输单元均开启；若所述锁存器的初始存储数据为“1”，即存储节点S0＝S3＝S4＝S7＝“1”，存储节点S1＝S2＝S5＝S6＝“0”，若此时所述节点D信号为低电平，即向单元传输数据“0”，信号通过所述第一传输单元向内部节点S0S3S4S7传输低电平信号，通过所述第二传输单元向内部节点S1S2S5S6传输高电平信号，内部节点的值变为S0＝S3＝S4＝S7＝“0”，S1＝S2＝S5＝S6＝“1”；同时所述传输门开启，所述锁存器的输入通过所述传输门直接传输到所述输出端口Q。2.根据权利要求1所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述锁存器在数据保持状态下，所述字线WL为低电平，所述第一传输单元、所述第二传输单元和所述传输门均关闭，所述锁存器保存的数据通过所述多输入C单元输出到所述输出端口Q，且所述多输入C单元的输出为高电平“1”。3.根据权利要求1所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述第一SRAM单元包括PMOS晶体管P1～P6,和NMOS晶体管N1～N10；其中，P1、P2作为上拉管，N1、N2作为下拉管，形成存储节点S0；P3、N3作为上拉管，N4、N5作为下拉管，形成存储节点S2；P4、N6作为上拉管，N7、N8作为下拉管，形成存储节点S3；P5、P6作为上拉管，N9、N10作为下拉管，形成存储节点S3；且，N4、N6、N10的栅极由存储节点S0控制；N2、N3、N7的栅极由存储节点S1控制；N1、N8、P4的栅极由存储节点S2控制；N5、N9、P3的栅极由存储节点S3控制；P6的栅极由存储节点S4控制；P2的栅极由存储节点S5控制；P1的栅极由存储节点S6控制；P5的栅极由存储节点S7控制；P1、P3、P4、P5的源极或漏极电连接电源VDD；N2、N5、N8、N10的源极或漏极电性接地。4.根据权利要求3所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述第二SRAM单元包括PMOS晶体管P7～P12,和NMOS晶体管N11～N20；其中，P7、P8作为上拉管，N11、N12作为下拉管，形成存储节点S4；P9、N13作为上拉管，N14、N15作为下拉管，形成存储节点S6；P10、N16作为上拉管，N17、N18作为下拉管，形成存储节点S7；P11、P12作为上拉管，N19、N20作为下拉管，形成存储节点S5；且，N14、N16、N20的栅极由存储节点S4控制；N12、N...

【专利技术属性】
技术研发人员：赵强，孙铎文，许鑫，林涵宇，张亚楠，郝礼才，戴成虎，彭春雨，吴秀龙，蔺智挺，
申请(专利权)人：安徽大学，
类型：发明
国别省市：