一种存内计算读出电路制造技术

本发明专利技术提供了一种存内计算读出电路，包括：控制电路，用于在模拟电压量输入至全局位线的情况下，对位线电压进行上拉，并在上拉开始时发出计数使能信号，在结束上拉时发出计数结束信号；比较器，用于在所述位线电压达到所述参考电压的情况下翻转，其中，所述参考电压为所述全局位线的预存电压，以使所述控制电路根据所述比较器的翻转情况确定上拉过程是否结束；计数器，用于根据所述控制电路输出的计数使能信号和所述计数结束信号进行计数，并在计数结束后输出计数结果。通过控制电路根据电压上拉状态控制计数器的计数状态，以全局位线预存的电压作为参考电压，可以缩小存内计算读出电路的面积，可以降低存内计算读出电路的制造成本和使用成本。造成本和使用成本。造成本和使用成本。

【技术实现步骤摘要】
一种存内计算读出电路


[0001]本专利技术涉及存内计算
，尤其涉及一种存内计算读出电路。

技术介绍

[0002]存内计算通过将计算单元嵌入到内存当中，可以降低数据传输带来的计算时延和功耗，大大提高了处理器的处理速度和处理性能。
[0003]目前的存算系统读出电路是通过将模拟电压输入多比特并联型模数转换器flash ADC中，将其与不同的参考电压进行比较，得到表现形式为温度计码的数字结果，再通过数字转换电路转化为二进制码的输出结果。由于多比特并联型模数转换器flash ADC需要额外的参考电压生成电路，计数电路保持常开状态，会增加电路的制造成本，且会造成大量的电量消耗，且多比特并联型模数转换器flash ADC中比较器的设置数量是输出位宽的指数次幂，因此比较器会随着输出精度的增加而增多，从而导致电路的制造成本增加，电路占用的面积增大，进而影响存内计算读出电路的实用性和经济性。

技术实现思路

[0004]本专利技术提供了一种存内计算读出电路，以解决目前的存内计算读出电路需要单独设置参考电压生成电路，计数电路保持常开状态，且基于输出精度的需要设置采用多个比较器，从而导致电路的功耗增加，使用成本和制造成本增加，电路占用的面积增大，进而影响存内计算读出电路的实用性和经济性。
[0005]本专利技术提供了一种存内计算读出电路，包括：
[0006]控制电路，所述控制电路用于在模拟电压量输入至全局位线的情况下，对位线电压进行上拉，并在上拉开始时发出计数使能信号，在结束上拉时发出计数结束信号；
[0007]比较器，所述比较器的输入端与所述位线电压和参考电压相连接，输出端与所述控制电路的输入端相连接，所述比较器用于在所述位线电压达到所述参考电压的情况下翻转，其中，所述参考电压为所述全局位线的预存电压，以使所述控制电路根据所述比较器的翻转情况确定上拉过程是否结束；
[0008]计数器，所述计数器的输入端与所述控制电路的输出端连接，所述计数器用于根据所述控制电路输出的计数使能信号和所述计数结束信号进行计数，并在计数结束后输出计数结果。
[0009]在一种可行的实施方式中，所述的存内计算读出电路，还包括：
[0010]上拉选择电路，所述上拉选择电路的输入端与所述全局位线相连接，输出端与所述比较器的输入端相连接，所述上拉选择电路包括多路选择器和至少两个PMOS管，所述多路选择器用于根据上拉速度确定所述PMOS管的导通数量。
[0011]在一种可行的实施方式中，所述控制电路用于将所述位线电压上拉至预设电压，
[0012]其中，所述预设电压为大于所述参考电压，且与所述参考电压的差值大于所述PMOS管的阈值电压的电压值。
[0013]在一种可行的实施方式中，所述的存内计算读出电路，还包括：
[0014]模拟电压量输入电路，所述模拟电压量输入电路的输入端与激励信号的输出端连接，输出端与所述全局位线相连接，所述模拟电压量输入电路用于根据所述激励信号确定所述模拟电压量，并输出所述模拟电压量。
[0015]在一种可行的实施方式中，所述模拟电压量输入电路包括静态随机存储器的存储阵列，
[0016]其中，所述存储阵列中的各存储单元中存储有模拟电压权重数据，所述激励信号通过每个所述存储单元的字线输入至所述存储单元，所述存储单元将所对应的单比特数字电压输入至所述全局位线。
[0017]在一种可行的实施方式中，所述控制电路包括：
[0018]第一开关单元，所述第一开关单元用于根据输入的电平信号控制所述第一开关单元的导通状态，在所述第一开关单元导通的情况下，控制所述参考电压输入所述比较器，并传输所述电平信号。
[0019]在一种可行的实施方式中，所述控制电路包括：
[0020]第二开关单元，所述第二开关单元用于根据输入的电平信号控制所述第二开关单元的导通状态，在所述第二开关单元导通的情况下，控制所述位线电压输入所述比较器，并输出导通信号。
[0021]在一种可行的实施方式中，所述控制电路包括：
[0022]延时单元，所述延时单元的输入端与所述第一开关单元的电平信号输出端和输入所述控制电路的电平信号相连接，输出端与所述第二开关单元的电平信号的输入端相连接，所述延时单元用于在接收到所述第一开关单元传输的电平信号的情况下，经过延时时间后将所述电平信号输入至所述第二开关单元。
[0023]在一种可行的实施方式中，所述控制电路包括：
[0024]与门逻辑单元，所述与门逻辑单元的输入端与所述比较器的输出端、所述第二开关单元的导通信号输出端和上拉使能信号的输出端连接，输出端与所述计数器的输入端相连接，所述与门逻辑单元用于在三个所述输入端均处于高电平的情况下，向所述计数器输出计数使能信号。
[0025]在一种可行的实施方式中，所述比较器为单比特比较器。
[0026]由以上技术方案可知，本专利技术提供了一种存内计算读出电路，包括：控制电路，所述控制电路用于在模拟电压量输入至全局位线的情况下，对位线电压进行上拉，并在上拉开始时发出计数使能信号，在结束上拉时发出计数结束信号；比较器，所述比较器的输入端与所述位线电压和参考电压相连接，输出端与所述控制电路的输入端相连接，所述比较器用于在所述位线电压达到所述参考电压的情况下翻转，其中，所述参考电压为所述全局位线的预存电压，以使所述控制电路根据所述比较器的翻转情况确定上拉过程是否结束；计数器，所述计数器的输入端与所述控制电路的输出端连接，所述计数器用于根据所述控制电路输出的计数使能信号和所述计数结束信号进行计数，并在计数结束后输出计数结果。本申请实施例通过控制电路根据电压上拉状态控制计数器的计数状态，可以降低计数器的能耗，比较器以全局位线预存的电压作为参考电压，可以实现无需设置参考电压输入电路，而通过调节全局位线的预存电压即可以实现参考电压的调节，可以缩小存内计算读出电路
的面积，可以降低参考电压的调节功耗，通过计数器的计数可以直接输出目标形式的数字结果，不需要额外的转换电路，可以简化存内计算读出电路的结构，降低存内计算读出电路的制造成本和使用成本，从而可以提高存内计算读出电路的实用性和经济性。
附图说明
[0027]为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为本申请实施例提供的一种存内计算读出电路的示意性结构图；
[0029]图2为本申请实施例提供的一种存内计算读出电路的示意图；
[0030]图3为本申请实施例提供的一种存内计算读出电路的控制电路的示意性管脚连接电路图。
具体实施方式
[0031]下面将详细地对实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例中描述的实施方式并不代表与本申请相一致的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算读出电路，其特征在于，包括：控制电路，所述控制电路用于在模拟电压量输入至全局位线的情况下，对位线电压进行上拉，并在上拉开始时发出计数使能信号，在结束上拉时发出计数结束信号；比较器，所述比较器的输入端与所述位线电压和参考电压相连接，输出端与所述控制电路的输入端相连接，所述比较器用于在所述位线电压达到所述参考电压的情况下翻转，其中，所述参考电压为所述全局位线的预存电压，以使所述控制电路根据所述比较器的翻转情况确定上拉过程是否结束；计数器，所述计数器的输入端与所述控制电路的输出端连接，所述计数器用于根据所述控制电路输出的计数使能信号和所述计数结束信号进行计数，并在计数结束后输出计数结果。2.如权利要求1所述的存内计算读出电路，其特征在于，还包括：上拉选择电路，所述上拉选择电路的输入端与所述全局位线相连接，输出端与所述比较器的输入端相连接，所述上拉选择电路包括多路选择器和至少两个PMOS管，所述多路选择器用于根据上拉速度确定所述PMOS管的导通数量。3.如权利要求2所述的存内计算读出电路，其特征在于，所述控制电路用于将所述位线电压上拉至预设电压，其中，所述预设电压为大于所述参考电压，且与所述参考电压的差值大于所述PMOS管的阈值电压的电压值。4.如权利要求1所述的存内计算读出电路，其特征在于，还包括：模拟电压量输入电路，所述模拟电压量输入电路的输入端与激励信号的输出端连接，输出端与所述全局位线相连接，所述模拟电压量输入电路用于根据所述激励信号确定所述模拟电压量，并输出所述模拟电压量。5.如权利要求4所述的存内计算读出电路，其特征在于，所述模拟电压量输入电路包括静态随机存储器的存...

【专利技术属性】
技术研发人员：周玉梅，李晓峰，乔树山，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：