一种氧化镓基MOSFET器件及其制备方法技术

本发明专利技术公开一种氧化镓基MOSFET器件及其制备方法，器件包括依次层叠设置的漏极、Ga2O3衬底、第一Ga2O3外延层、注入有受主离子的Ga2O3层、高掺杂n型Ga2O3层、源极；高掺杂n型Ga2O3外延层表面设置有向Ga2O3衬底方向凹陷、底部抵至第一Ga2O3外延层中的凹槽；还包括：设置在凹槽内壁上的第二Ga2O3外延层；层叠设置在第二Ga2O3外延层及高掺杂n型Ga2O3层上的绝缘栅介质层、栅极。本发明专利技术中第二Ga2O3外延层的引入将导电通道从注入有受主离子的Ga2O3层转移至第二Ga2O3外延层，可大幅提升器件的饱和电流，可通过提高受主离子注入浓度来降低器件关态下漏电。漏电。漏电。

【技术实现步骤摘要】
一种氧化镓基MOSFET器件及其制备方法


[0001]本专利技术涉及半导体器件
，尤其涉及一种氧化镓基MOSFET器件及其制备方法。

技术介绍

[0002]超宽禁带半导体氧化镓(Ga2O3)是近些年来兴起的一种新型大功率半导体材料。其中，β
‑
Ga2O3是最稳定的单斜结构，能带宽度高达4.9eV，期望击穿电场高达8MV/cm，本征电子迁移率极限为250cm2/V
·
s，目前在氧化镓衬底和外延层中均实现了100
‑
150cm2/V
·
s的电子迁移率，可实现高电压、高功率工作。目前氧化镓已实现的临界电场高达5.2MV/cm，超过SiC和GaN的理论极限。
[0003]然而，由于缺乏p型Ga2O3，早期对垂直Ga2O3基金属氧化物半导体场效应晶体管(MOSFET)的研究多采用具有侧栅调制的非平面鳍型结构，以规避源极和漏极之间pn结隔离的需要。与沟道栅极鳍式场效应晶体管(FinFET)几何结构相比，平面栅极结构避免了沟道角部栅极氧化物的场应力加剧而导致的可靠性问题，并消除了沟道边墙干蚀刻损伤造成的较差的金属氧化物半导体(MOS)界面的现象。此外，电流孔径垂直电子晶体管(CAVET)也可实现垂直增强型Ga2O3基MOSFET，如图1所示，利用离子注入方式将Mg离子或N离子注到Ga2O3漂移层中形成电流阻挡层，通过外延或者离子注入Si的方式在Ga2O3漂移层上端形成高掺杂Ga2O3薄膜以便和源极形成欧姆接触。最后再沉积栅极金属和源漏极金属成功制备出具有平面栅结构的垂直型Ga2O3基MOSFET器件。该器件主要是通过栅极金属耗尽栅下电子达到器件关闭目的，然后在栅极金属施加正压，在沟道层区域形成一层电子积累层实现器件导通。但是，该器件由于其栅极金属耗尽能力有限导致高浓度的沟道层厚度不大，进而其饱和电流密度较小，同时CAVET结构中的电流孔也会限制电流密度的提升难以满足器件性能需求。并且，CAVET还存在栅源泄漏问题，饱和电流密度低，难以满足高击穿电压的需求。
[0004]因此，现有技术还有待于改进和发展。

技术实现思路

[0005]鉴于上述现有技术的不足，本专利技术的目的在于提供一种Ga2O3基MOSFET器件及其制备方法，旨在解决现有CAVET存在栅源泄漏、饱和电流密度较小的问题。
[0006]本专利技术的技术方案如下：
[0007]本专利技术的第一方面，提供一种Ga2O3基MOSFET器件，其中，包括从下至上依次层叠设置的漏极、Ga2O3衬底、第一Ga2O3外延层、注入有受主离子的Ga2O3层、高掺杂n型Ga2O3层；
[0008]所述高掺杂n型Ga2O3层表面设置有向所述Ga2O3衬底方向凹陷的凹槽，所述凹槽的底部抵至所述第一Ga2O3外延层中；
[0009]所述Ga2O3基MOSFET器件还包括：
[0010]设置在所述凹槽内壁上的第二Ga2O3外延层；
[0011]设置在所述第二Ga2O3外延层及所述高掺杂n型Ga2O3层上的绝缘栅介质层；
[0012]设置在所述绝缘栅介质层上的栅极；以及，
[0013]设置在所述高掺杂n型Ga2O3层上并与所述栅极间隔设置的源极。
[0014]可选地，所述受主离子选自N离子、Mg离子中的至少一种。
[0015]可选地，所述受主离子的掺杂浓度为1
×
10
18
～5
×
10
18
个/cm3。
[0016]可选地，所述高掺杂n型Ga2O3层中的电子浓度为1
×
10
19
～5
×
10
19
cm
‑3。
[0017]可选地，所述高掺杂n型Ga2O3层中的掺杂离子为Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子中的至少一种。
[0018]可选地，所述绝缘栅介质层的材料选自Al2O3、SiO2、AlN中的至少一种。
[0019]本专利技术的第二方面，提供一种本专利技术如上所述的Ga2O3基MOSFET器件的制备方法，其中，包括步骤：
[0020]提供Ga2O3衬底，在所述Ga2O3衬底上依次形成第一Ga2O3外延层、注入有受主离子的Ga2O3层；
[0021]在所述注入有受主离子的Ga2O3层上形成高掺杂n型Ga2O3层，并在所述高掺杂n型Ga2O3层表面形成向所述Ga2O3衬底方向凹陷的凹槽，所述凹槽的底部抵至所述第一Ga2O3外延层中；
[0022]在所述凹槽的内壁上形成第二Ga2O3外延层；
[0023]在所述第二Ga2O3外延层及所述高掺杂n型Ga2O3层上形成绝缘栅介质层；
[0024]在所述绝缘栅介质层上形成栅极；
[0025]在所述高掺杂n型Ga2O3层上形成与所述栅极间隔设置的源极；
[0026]在所述Ga2O3衬底背离所述第一Ga2O3外延层一侧的表面上形成漏极。
[0027]可选地，在所述Ga2O3衬底上依次形成第一Ga2O3外延层、注入有受主离子的Ga2O3层的步骤具体包括：
[0028]在所述Ga2O3衬底上外延生长Ga2O3薄膜，所述Ga2O3薄膜包括上层部分和下层部分，在所述Ga2O3薄膜的上层部分注入受主离子，退火后，形成注入有受主离子的Ga2O3层；所述Ga2O3薄膜的下层部分为第一Ga2O3外延层。
[0029]可选地，利用外延法在所述注入有受主离子的Ga2O3层上生长高掺杂n型Ga2O3层；或，利用离子注入法在所述注入有受主离子的Ga2O3层的上层部分注入施主离子，形成高掺杂n型Ga2O3层。
[0030]可选地，通过刻蚀法在所述高掺杂n型Ga2O3层上形成向所述Ga2O3衬底方向凹陷的凹槽；
[0031]通过外延法在所述凹槽的内壁上生长第二Ga2O3外延层；
[0032]通过原子层沉积法在所述第二Ga2O3外延层及所述高掺杂n型Ga2O3层上沉积绝缘栅介质层；
[0033]在所述绝缘栅介质层上沉积第一金属材料，形成栅极；
[0034]在所述高掺杂n型Ga2O3层上沉积第二金属材料，形成与所述栅极间隔设置的源极；
[0035]在所述Ga2O3衬底背离所述第一Ga2O3外延层一侧的表面上沉积第三金属材料，形成漏极。
[0036]有益效果：本专利技术在凹槽中设置第二Ga2O3外延层，通过栅极金属耗尽第二Ga2O3外延层中的电子可实现增强型。进一步地，通过在凹槽中设置第二Ga2O3外延层，实现将导电通
道从注入有受主离子的Ga2O3层(即离子注入区域)转移至第二Ga2O3外延层，可大幅提升器件的饱和电流，有效降低阈值电压大小。此外，由于导电通道在凹槽侧壁上的第二Ga2O3外延层中，进而可通过提高注入有受主离子的Ga2O3层中的受主离子注入浓度来降低器件关态下漏电且不会导致阈值电压增加，对提升Ga2O3基功率器件的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种Ga2O3基MOSFET器件，其特征在于，包括从下至上依次层叠设置的漏极、Ga2O3衬底、第一Ga2O3外延层、注入有受主离子的Ga2O3层、高掺杂n型Ga2O3层；所述高掺杂n型Ga2O3层表面设置有向所述Ga2O3衬底方向凹陷的凹槽，所述凹槽的底部抵至所述第一Ga2O3外延层中；所述Ga2O3基MOSFET器件还包括：设置在所述凹槽内壁上的第二Ga2O3外延层；设置在所述第二Ga2O3外延层及所述高掺杂n型Ga2O3层上的绝缘栅介质层；设置在所述绝缘栅介质层上的栅极；以及，设置在所述高掺杂n型Ga2O3层上并与所述栅极间隔设置的源极。2.根据权利要求1所述的Ga2O3基MOSFET器件，其特征在于，所述受主离子选自N离子、Mg离子中的至少一种。3.根据权利要求1所述的Ga2O3基MOSFET器件，其特征在于，所述受主离子的掺杂浓度为1
×
10
18
～5
×
10
18
个/cm3。4.根据权利要求1所述的Ga2O3基MOSFET器件，其特征在于，所述高掺杂n型Ga2O3层中的电子浓度为1
×
10
19
～5
×
10
19
cm
‑3。5.根据权利要求1所述的Ga2O3基MOSFET器件，其特征在于，所述高掺杂n型Ga2O3层中的掺杂离子为Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子中的至少一种。6.根据权利要求1所述的Ga2O3基MOSFET器件，其特征在于，所述绝缘栅介质层的材料选自Al2O3、SiO2、AlN中的至少一种。7.一种如权利要求1
‑
6任一项所述的Ga2O3基MOSFET器件的制备方法，其特征在于，包括步骤：提供Ga2O3衬底，在所述Ga...

【专利技术属性】
技术研发人员：陈端阳，齐红基，包森川，张龙，
申请(专利权)人：杭州富加镓业科技有限公司，
类型：发明
国别省市：