写入请求缓冲器制造技术

本申请案涉及写入请求缓冲器。所描述的设备和方法涉及用于可支持非确定性协议的存储器系统的写入请求缓冲器。主机装置和经连接存储器装置可包含具有读取队列和写入队列的控制器。控制器包含用于缓冲与被引导到所述存储器装置的写入请求相关联的写入地址和写入数据的写入请求缓冲器。所述写入请求缓冲器可包含存储独特写入地址的写入地址缓冲器和存储与所述独特写入地址相关联的最近写入数据的写入数据缓冲器。比较传入读取请求与存储在所述写入请求缓冲器中的所述写入请求。如果发现匹配，那么所述写入请求缓冲器可在不将所述读取请求向下游转发到后端存储器的情况下服务于经请求数据。因此，所述写入请求缓冲器可改进在经由互连件存取存储器装置时的时延和带宽。宽。宽。

【技术实现步骤摘要】
写入请求缓冲器


[0001]本公开涉及写入请求缓冲器。

技术介绍

[0002]计算机、智能手机和其它电子装置依赖于处理器和存储器。处理器基于数据来执行代码以运行应用程序且将特征提供到用户。处理器从存储器获得代码和数据。电子装置中的存储器可包含易失性存储器(例如随机存取存储器(RAM))和非易失性存储器(例如快闪存储器)。类似于处理器的核心数目或速度，数据可被存取的速率和存取数据时的延迟可影响电子装置的性能。
[0003]电子装置中的存储器需求不断地演变和增长。举例来说，随着制造商设计处理器以更快速地执行代码，处理器受益于更快速地存取存储器中的数据。电子装置上的应用程序也可对需要越来越大的存储器的越来越大的数据集进行操作。

技术实现思路

[0004]本公开的一实施例提供一种设备，其包括：链路控制器，其耦合到互连件，所述链路控制器经配置以管理指示被引导到连接到所述互连件的存储器装置的写入请求和读取请求的信令；和写入请求缓冲器，其经配置以：存储与所述写入请求相关联的地址和数据；和比较与所述读取请求相关联的地址与存储在所述写入请求缓冲器中的所述地址。
[0005]本公开的另一实施例提供一种方法，其包括：在控制器处接收指示被引导到存储器装置的写入请求的信令，所述写入请求包含地址和数据；由所述控制器的写入请求缓冲器确定所述写入请求的所述地址不同于所述写入请求缓冲器中的一或多个经存储写入请求；和响应于确定所述写入请求的所述地址不同，将所述写入请求存储在所述写入请求缓冲器中；或响应于确定所述写入请求的所述地址并非不同，从所述写入请求缓冲器移除信息、使所述信息失效或盖写所述信息且将所述写入请求存储在所述写入请求缓冲器中，所述信息包含在所述经存储写入请求当中且具有与所述写入请求的所述地址相同的地址。
[0006]本公开的又一实施例提供一种方法，其包括：在控制器处接收指示读取请求的信令，所述信令是从主机装置接收且被引导到存储器装置，所述读取请求包含与所述存储器装置的多个地址相关联的地址；由所述控制器的写入请求缓冲器确定所述读取请求的所述地址匹配与存储在所述写入请求缓冲器中的一或多个写入请求相关联的地址；和响应于确定所述读取请求的所述地址匹配与存储在所述写入请求缓冲器中的所述一或多个写入请求相关联的地址，将所述读取请求或指示所述读取请求的所述信令添加到与所述主机装置相关联的响应队列；或响应于确定所述读取请求的所述地址不匹配与存储在所述写入请求缓冲器中的所述一或多个写入请求相关联的地址，将所述读取请求或指示所述读取请求的所述信令传输到与所述存储器装置相关联的读取队列。
[0007]本公开的再一实施例提供一种设备，其包括：至少一个存储器阵列；和控制器，其耦合到所述至少一个存储器阵列且经配置以管理指示经由互连件从主机装置接收且被引
导到所述至少一个存储器阵列的写入请求和读取请求的信令；和写入请求缓冲器，其经配置以：存储与所述写入请求相关联的地址和数据；和比较与所述读取请求相关联的地址与存储在所述写入请求缓冲器中的所述地址。
附图说明
[0008]本文档参考以下图式描述用于写入请求缓冲器的设备和技术。在所有图式中使用的相同标号来指代相同的特征和组件：
[0009]图1示出可实施写入请求缓冲器的实例设备；
[0010]图2示出可实施具有存储器装置的写入请求缓冲器的方面的实例计算系统；
[0011]图3示出实例存储器装置；
[0012]图4示出包含经由互连件耦合在一起的主机装置和存储器装置的系统的实例；
[0013]图5示出写入请求缓冲器的实例架构；
[0014]图6示出响应于实施写入请求缓冲器的方面的写入请求的实例过程的流程图；且
[0015]图7示出响应于实施写入请求缓冲器的方面的读取请求的实例过程的流程图。
具体实施方式
[0016]概述
[0017]处理器和存储器串联工作以在计算机和包含智能手机的其它电子装置上提供特征。电子装置通常可提供增强的特征，例如高分辨率图形和人工智能，这是由于处理器和存储器更快速地串联操作。一些应用程序，比如用于人工智能和虚拟现实图形的应用程序，需要不断增加量的存储器。处理器的进步常常已超过处理器和存储器之间的连接的进步。
[0018]处理器和存储器可紧固到印刷电路板(PCB)，例如母板。PCB可包含用于接受至少一个处理器和一或多个存储器的插座，以及实现两个或更多个组件之间的通信的各种布线基础结构。然而，PCB为插座和布线基础结构提供的面积是有限的。一些PCB包含被成形为线性插槽并被设计成接受多个双列直插式存储器模块(DIMM)的插座。这些插座可被DIMM完全占据，而处理器仍能够利用更多的存储器。在此类情形下，如果更多的存储器是可用的，那么系统可具有改进的性能。
[0019]印刷电路板还可包含至少一个外围组件互连(PCI)高速(PCI)(PCIe)插槽。PCIe经设计以提供用于可耦合到PCB的各种类型的组件的共同接口。与一些较旧标准相比，PCIe可在PCB上提供较高速率的数据传送或较小的占用面积，包含较大的速度和较小的大小两者。PCIe链路相比于较旧标准能够以增大的速度互连处理器和外围存储器装置。因此，一些PCB使处理器能够存取经由PCIe插槽连接到PCB的存储器装置。
[0020]然而，PCIe链路在具有需要高带宽和低时延的大的共享存储器池和装置的环境中具有限制。举例来说，PCIe链路并不指定用于支持相干性的机制，且常常无法高效地管理存储器的经隔离池。另外，PCIe链路的时延可过高而无法跨越系统内的多个装置高效地管理共享存储器存取。
[0021]因此，仅使用PCIe协议存取存储器可能不会提供与所需要的一样多的功能性、灵活性或可靠性。在此类情况下，另一协议可在PCIe协议的顶部上分层。另一较高层级协议的实例是计算高速链路(CXL)协议或标准(在下文中被称作“CXL协议”或“CXL标准”)。CXL协议
可在由例如PCIe协议控管的物理层之上实施。CXL协议的目标为用于处理器和存储器装置(例如加速器、存储器扩展器)的密集型工作负载，其中需要处理器和存储器之间的高效、相干的存储器存取或交互。CXL协议通过以下操作来解决PCIe链路的一些限制：提供利用PCIe 5.0物理层和电气设备的接口，同时提供用于处理器和存储器装置之间的存储器存取和相干高速缓冲存储的较低时延路径。其提供主机装置(例如处理器、CPU、SoC)和存储器装置(例如加速器、存储器扩展器、存储器缓冲器、智能输入/输出(I/O)装置)之间的高带宽、低时延连接性。CXL协议还通过支持具有人工智能、机器学习、通信系统和其它高性能计算中的潜在应用程序的异构处理和存储器系统来解决增长的高性能计算工作负载。
[0022]各种电子装置，例如具有片上系统(SoC)的移动电话或具有几十个处理单元的云计算服务器，可采用经由基于CXL的互连件(其可在本文档中被称作“CXL链路”)耦合到处理器的存储器。为了清楚起见，考虑具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：链路控制器，其耦合到互连件，所述链路控制器经配置以管理指示被引导到连接到所述互连件的存储器装置的写入请求和读取请求的信令；和写入请求缓冲器，其经配置以：存储与所述写入请求相关联的地址和数据；和比较与所述读取请求相关联的地址与存储在所述写入请求缓冲器中的所述地址。2.根据权利要求1所述的设备，其中所述写入请求缓冲器经配置以在所述链路控制器经由所述互连件将所述写入请求传输到所述存储器装置之后存储与所述写入请求相关联的所述地址和所述数据。3.根据权利要求1所述的设备，其中所述写入请求缓冲器经配置以存储与不同写入请求相关联的所述地址和所述数据，所述不同写入请求是具有与所述存储器装置相关联的多个地址中的不同地址的写入请求。4.根据权利要求3所述的设备，其中所述写入请求缓冲器经配置以将与最近写入请求相关联的地址和数据存储在所述写入请求缓冲器的初始位置处。5.根据权利要求4所述的设备，其中所述写入请求缓冲器经配置以：确定所述写入请求缓冲器包括量大于阈值的信息；和响应于存储与所述最近写入请求相关联的所述地址和所述数据以及所述写入请求缓冲器包括所述量大于所述阈值的信息而移除与最旧写入请求相关联的地址和数据、使所述地址和所述数据失效或盖写所述地址和所述数据。6.根据权利要求1所述的设备，其中基于复用距离度量确定所述写入请求缓冲器的缓冲器深度，所述复用距离度量表示在传入读取请求之间到所述写入请求缓冲器的独特写入请求条目的平均数，所述传入读取请求具有与存储在所述写入请求缓冲器中的写入请求的地址相同的地址。7.根据权利要求1所述的设备，其中所述写入请求缓冲器包括：写入地址缓冲器，其经配置以存储与所述写入请求相关联的所述地址；和写入数据缓冲器，其经配置以存储与所述写入请求相关联的所述数据。8.根据权利要求7所述的设备，其中所述写入请求缓冲器进一步包括比较器，所述比较器经配置以确定与被引导到所述存储器装置的读取请求相关联的地址是否匹配存储在所述写入地址缓冲器中的地址。9.根据权利要求1所述的设备，其中所述写入请求缓冲器经配置以响应于与所述读取请求相关联的所述地址匹配存储在所述写入请求缓冲器中的所述地址而使用存储在所述写入请求缓冲器中的所述数据对所述读取请求作出响应。10.根据权利要求1所述的设备，其中所述链路控制器进一步包括：写入队列，其经配置以缓冲被引导到所述存储器装置的所述写入请求；和读取队列，其经配置以缓冲被引导到所述存储器装置的未由所述写入请求缓冲器服务的所述读取请求。11.根据权利要求1所述的设备，其中所述互连件符合至少一个计算高速链路CXL标准。12.根据权利要求11所述的设备，其中所述链路控制器包括CXL控制器。13.根据权利要求11所述的设备，其中所述存储器装置包括1型CXL装置、2型CXL装置或
3型CXL装置。14.一种方法，其包括：在控制器处接收指示被引导到存储器装置的写入请求的信令，所述写入请求包含地址和数据；由所述控制器的写入请求缓冲器确定所述写入请求的所述地址不同于所述写入请求缓冲器中的一或多个经存储写入请求；和响应于确定所述写入请求的所述地址不同，将所述写入请求存储在所述写入请求缓冲器中；或响应于确定所述写入请求的所述地址并非不同，从所述写入请求缓冲器移除信息、使所述信息失效或盖写所述信息且将所述写入请求存储在所述写入请求缓冲器中，所述信息包含在所述经存储写入请求当中且具有与所述写入请求的所述地址相同的地址。15.根据权利要求14所述的方法，其中确定所述写入请求的所述地址不同包括由所述写入请求缓冲器比较所述写入请求的所述地址与经存储地址，所述经存储地址对应于在存储在所述写入请求缓冲器中的一或多个其它写入请求中接收的地址。16.根据权利要求15所述的方法，其中所述经存储地址存储在所述写入请求缓冲器的专用部分中。17.根据权利要求16所述的方法，其中所述写入请求缓冲器的所述专用部分经配置以存储用于与所述存储器装置相关联的多个地址中的每一地址的单一条目。18.根据权利要求14所述的方法，其进一步包括响应于确定所述写入请求的所述地址不同而将所述写入请求存储在所述写入请求缓冲器的初始位置处。19.根据权利要求18所述的方法，其进一步包括：确定所述写入请求缓冲器包括量大于阈值的信息；和响应于存储所述写入请求以及所述写入请求缓冲器包括所述量大于所述阈值的信息而从所述写入请求缓冲器移除与最旧写入请求相关联的地址和数据、使所述地址和所述数据失效或盖写所述地址和所述数据。20.根据权利要求14所述的方法，其进一步包括响应于确定所述写入请求的所述地址并非不同而将所述写入请求存储在所述写入请求缓冲器的初始位置处。21.根据权利要求20所述的方法，其进一步包括响应于存储所述写入请求而从所述写入请求缓冲器移除与所述信息相关联的地址和数据。22.根据权利要求14所述的方法，其进一步包括：将与所述写入请求相关联的地址存储在写入地址缓冲器中；和将与所述写入请求相关联的数据存储在写入数据缓冲器中。23.根据权利要求14所述的方法，其中所述写入请求在所述写入请求缓冲器中的位置表示所述写入请求已被存储的次序。24.根据权利要求14所述的方法，其进一步包括响应于所述控制器将所述写入请求传输到所述存储器装置而存储与所述写入请求相关联的所述地址和所述数据。25.根据权利要求14所述的方法，其中基于复用距离度量确定所述写入请求缓冲器的缓冲器深度，所述复用距离度量表示在传入读取请求之间到所述写入请求缓冲器的独特写入请求条目的平均数，所述传入读取请求具有与存储在所述写入请求缓冲器中的写入请求
的地址相同的地址。26.根据权利要求14所述的方法，其中所述控制器包括计算...

【专利技术属性】
技术研发人员：N，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：