替代过孔和掩埋或背面电源轨制造技术

本发明专利技术涉及替代过孔和掩埋或背面电源轨。一种集成电路结构包括：第一子鳍状物；第二子鳍状物，与第一子鳍状物横向间隔开；第一晶体管器件，在第一子鳍状物上方并具有第一触点；第二晶体管器件，在第二子鳍状物上方并具有第二触点；以及连续且单块的导电材料主体，在第一和第二晶体管器件与第一和第二子鳍状物之间垂直延伸。导电材料主体具有(i)在第一和第二晶体管器件之间的上部部分和(ii)在第一和第二子鳍状物之间的下部部分。连续共形层沿着主体的下部部分的侧壁和主体的上部部分的侧壁延伸。集成电路结构还包括导电互连部件，所述导电互连部件将主体的上部部分连接到第一触点和第二触点中的至少一个。触点和第二触点中的至少一个。触点和第二触点中的至少一个。

【技术实现步骤摘要】
替代过孔和掩埋或背面电源轨

技术介绍

[0001]微电子器件的制造涉及在微电子衬底(例如硅晶圆)上形成电子部件。这些电子部件可包括晶体管、电阻器、电容器以及其他有源和无源器件，其具有上覆的互连部件(例如，过孔和线)以向和/或从电子部件传送信号和电力。微电子器件的缩小导致缩小的互连部件的高密度。为了减少包括电子部件的器件层上方的互连部件的拥塞(congestion)，可以使用掩埋或背面电源轨(BPR)架构。在一些情况下，BPR技术包括掩埋导体，所述导体将电力(有时称为电源轨)递送到后段工艺(BEOL)金属层下方的单元，通常在与包括半导体鳍状物的器件层相同的层级中。在其他情况下，BPR技术包括在器件层下方的衬底的背面上形成此类电源轨。此类BPR配置释放开销以为逻辑连接腾出更多空间且实现标准逻辑单元(例如，存储器和逻辑单元)的进一步缩小。BPR配置还允许相对较大的电源轨(例如，较厚)，其进而展现较低电阻和功率耗散。然而，在不引起性能降级的情况下，关于实施掩埋式电源轨仍存在不可忽视的问题。
附图说明
[0002]图1A、1B、1C、1D、1E和1F示出了根据本公开内容的实施例的包括掩埋或背面电源轨(BPR)结构的集成电路(IC)的各种透视图、侧视图和平面图，该掩埋或背面电源轨(BPR)结构包括第一互连部件，其中第二互连部件向第一互连部件供电，并且第三互连部件从第一互连部件向器件的端子供电，其中第一互连部件、第二互连部件和第三互连部件共同形成连续且单块的导电材料主体，并且其中连续的共形阻挡层在第一互连部件、第二互连部件和第三互连部件的壁上。
[0003]图2示出了根据本公开内容的实施例的描绘形成包括BPR结构的集成电路(诸如图1A
‑
1F的IC)的方法的流程图，所述BPR结构包括第一互连部件，其中第二互连部件向第一互连部件供电，并且第三互连部件从第一互连部件向器件的端子供电，其中第一互连部件、第二互连部件和第三互连部件共同形成连续且单块的导电材料主体，并且其中连续的共形阻挡层在第一互连部件、第二互连部件和第三互连部件的壁上。
[0004]图3A1、3A2、3A3、3B1、3B2、3B3、3C1、3C2、3C3、3C4、3D1、3D2、3D3、3E1、3E2、3E3、3F1、3F2、3F3、3G1、3G2、3G3、3H1、3H2和3H3示出了根据本公开内容的实施例的在各个处理阶段中的包括图1A
‑
2的第一、第二和第三互连部件的IC的至少一部分的各种截面图和透视图。
[0005]图4示出了根据本公开内容的实施例的描绘形成包括BPR结构的集成电路的另一方法的流程图，所述BPR结构包括第一互连部件，其中第二互连部件向第一互连部件供电，并且第三互连部件从第一互连部件向器件的端子供电，其中第一互连部件、第二互连部件和第三互连部件共同形成连续且单块的导电材料主体，并且其中连续的共形阻挡层在第一互连部件、第二互连部件和第三互连部件的壁上。
[0006]图5A1、5A2、5A3、5B1、5B2、5B3、5C1、5C2、5C3、5D1、5D2和5D3示出了根据本公开内容的实施例的在各个处理阶段中的包括图1A
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1E和图4的第一互连部件、第二互连部件和第
三互连部件的IC的至少一部分的截面图。
[0007]图6示出了根据本公开内容的一些实施例的利用具有使用本文公开的技术形成的一个或多个互连部件的集成电路结构实现的计算系统。
[0008]通过结合本文描述的附图阅读以下具体实施方式，将更好地理解本专利技术实施例的这些和其他特征。在附图中，在各个图中示出的每个相同或几乎相同的部件可以由相同的附图标记表示。为了清楚起见，并非每个部件都可以在每个附图中标记。此外，如将理解的，附图不一定按比例绘制或旨在将所描述的实施例限制于所示的特定配置。例如，虽然一些附图通常指示直线、直角和平滑表面，但是考虑到制造工艺的现实世界限制，所公开的技术的实际实施方式可能具有不太完美的直线和直角(例如，弯曲或锥形侧壁和圆角)，并且一些特征可能具有表面形貌或以其他方式不平滑。此外，附图中的一些特征可以包括图案化和/或阴影填充，提供其仅仅是帮助在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例结构。
具体实施方式
[0009]本文提供了一种包括相对低电阻的掩埋或背面电源轨(BPR)的集成电路结构。在一个实施例中，一种集成电路结构包括第一子鳍状物和与第一子鳍状物横向间隔开100nm或更小的距离的第二子鳍状物。集成电路结构还包括在第一子鳍状物上方并具有第一触点的第一晶体管器件、在第二子鳍状物上方并具有第二触点的第二晶体管器件、以及在第一和第二晶体管器件与第一和第二子鳍状物之间垂直延伸的连续且单块的导电材料主体。在示例中，导电材料主体具有(i)在第一和第二晶体管器件之间的上部部分和(ii)在第一和第二子鳍状物之间的下部部分，下部部分比上部部分宽至少1.2倍。在一些示例中，集成电路结构还包括连续共形层，所述连续共形层沿着主体的下部部分的侧壁和主体的上部部分的侧壁延伸。在一个此类实例中，连续共形层不分离导电材料主体的上部部分和下部部分。集成电路结构还包括导电互连部件，所述导电互连部件将主体的上部部分连接到第一触点和第二触点中的至少一个。
[0010]在另一个实施例中，一种集成电路结构包括衬底和衬底上方的一个或多个电介质层。一个或多个晶体管在衬底上。第一凹槽至少部分地在衬底内，并且第二凹槽和第三凹槽至少部分地在一个或多个电介质层内。连续单块的导电材料主体在第一凹槽、第二凹槽和第三凹槽内。根据一个此类实施例，导电互连部件将第二凹槽与一个或多个晶体管中的晶体管的端子耦接。
[0011]在又一实施例中，一种在集成电路中形成互连部件的方法包括：在衬底内形成第一凹槽，在第一凹槽内沉积牺牲材料，以及形成(i)具有第一子鳍状物区域的第一器件和(ii)具有第二子鳍状物区域的第二器件。在示例中，第一凹槽横向地位于第一子鳍状物区域和第二子鳍状物区域之间。在示例中，电介质材料至少部分地包封第一器件和第二器件。方法还包括在电介质材料内形成第二凹槽和第三凹槽，其中，第二和第三凹槽着落在包括牺牲材料的第一凹槽上。因此，第一凹槽的牺牲材料通过第二凹槽和第三凹槽暴露。方法还包括穿过第二凹槽和第三凹槽中的任一者或两者去除第一凹槽的牺牲材料，以及穿过第二凹槽和第三凹槽中的任一者或两者在第一凹槽、第二凹槽和第三凹槽的壁上共形地沉积阻挡层。方法还包括穿过第二凹槽和第三凹槽中的任一者或两者在具有在壁上的阻挡层的第
一凹槽、第二凹槽和第三凹槽内沉积单块且连续的导电材料主体。因此，在示例中，方法导致在具有阻挡层和导电材料主体的第一部分的第一凹槽内形成电源轨，在具有阻挡层和导电材料主体的第二部分的第二凹槽内形成第一互连部件，以及在具有阻挡层和导电材料主体的第三部分的第三凹槽内形成第二互连部件。
[0012]在又一实施例中，一种在集成电路中形成互连部件的方法包括：在衬底内形成第一凹槽，在第一凹槽内沉积牺牲材料，以及形成具有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一子鳍状物；第二子鳍状物，与所述第一子鳍状物横向间隔开100nm或更小的距离；第一晶体管器件，在所述第一子鳍状物上方并具有第一触点；第二晶体管器件，在所述第二子鳍状物上方并具有第二触点；连续且单块的导电材料主体，在所述第一晶体管器件和所述第二晶体管器件与所述第一子鳍状物和所述第二子鳍状物之间垂直延伸，所述导电材料主体具有(i)在所述第一晶体管器件与所述第二晶体管器件之间的上部部分和(ii)在所述第一子鳍状物与所述第二子鳍状物之间的下部部分，所述下部部分比所述上部部分宽至少1.2倍；连续共形层，所述连续共形层沿着所述主体的下部部分的侧壁和所述主体的上部部分的侧壁延伸，但不分离所述上部部分和所述下部部分；以及导电互连部件，所述导电互连部件将所述主体的上部部分连接到所述第一触点和所述第二触点中的至少一个。2.根据权利要求1所述的集成电路，其中，所述导电材料主体的上部部分是第一上部部分，并且其中，所述连续且单块的导电材料主体进一步具有从下部部分垂直延伸的第二上部部分。3.根据权利要求2所述的集成电路，其中，所述连续共形层进一步沿着所述主体的所述第二上部部分的侧壁延伸，但不分离所述第二上部部分与所述下部部分。4.根据权利要求2所述的集成电路，其中，所述主体的第二上部部分的第一端耦接到电源，并且所述主体的第二上部部分的第二端结合到所述主体的下部部分，并且其中，所述主体的第二上部部分从所述电源向所述主体的下部部分供电。5.根据权利要求4所述的集成电路，其中，所述下部部分用于通过所述第一上部部分和所述导电互连部件从所述第二上部部分向所述第一触点和所述第二触点中的至少一个供电。6.根据权利要求2所述的集成电路，其中，所述第二上部部分垂直向上延伸至在所述第一晶体管器件和所述第二晶体管器件的层级上方的金属化层级，其中，所述第一上部部分的第一垂直高度小于所述第二上部部分的第二垂直高度，并且其中，所述第一垂直高度和所述第二垂直高度是在与所述下部部分的长度垂直的方向上测量的。7.根据权利要求1所述的集成电路，其中，所述第一子鳍状物、所述导电材料主体的下部部分和所述第二子鳍状物中的每一者至少部分地在电介质材料层中，并且所述连续共形层在所述电介质材料与所述连续主体的至少所述下部部分之间。8.根据权利要求1所述的集成电路，其中，所述导电材料主体包括掩埋或背面电源轨。9.根据权利要求1所述的集成电路，其中，所述第一晶体管或所述第二晶体管包括栅极结构，并且所述第一触点或所述第二触点在所述栅极结构上。10.根据权利要求1所述的集成电路，其中，所述第一晶体管或所述第二晶体管包括源极区域或漏极区域，并且所述第一触点或所述第二触点在所述源极区域或漏极区域上。11.根据权利要求1所述的集成电路结构，其中，所述连续共形层包括钴、镍、钌、钼、锰、钛、钨、钽、氮、硅中的一种或多种。12.根据权利要求1所述的集成电路结构，其中，所述连续共形层包括金属。
13.根据权利要求1所述的集成电路结构，其中，所述导电材料主体包括铜、钌、钼、锡、铟、锑或铋中的一种或多种。14.根据权利要求1
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13中的任一项所述的集成电路结构，其中，所述下部部分比所述上部部分宽至少1.5倍。15.根据权利要求1
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13中的任一项所述的集成电路结构，其中，所述第一晶体管和所述第二晶体管是纳米带或纳米片晶体管...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：