一种基于数据沿检测的失配校准技术制造技术

本发明专利技术涉及数据校准技术领域，公开了一种基于数据沿检测的失配校准技术，包括多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；本发明专利技术可以在正常数据收发的时候，对接收机的差分输入进行失配校准，并且不再需要数据“0”和“1”的平衡，也无需在接收通路中增加开关器件，对高速数据通路不产生额外的寄生效应，而且校准结束后可以将校准环路关闭，不产生额外的功耗，该专利可以应用于高速serdes和其他数据通信接收电路中。用于高速serdes和其他数据通信接收电路中。用于高速serdes和其他数据通信接收电路中。

【技术实现步骤摘要】
一种基于数据沿检测的失配校准技术


[0001]本专利技术涉及数据校准
，更具体地说，它涉及一种基于数据沿检测的失配校准技术。

技术介绍

[0002]高速信号接收电路会采用多级级联来达到高增益的性能。但是器件在制造的过程中，难以避免的会产生随机误差，导致差分的两路信号产生失配。采用模拟电路反馈的方式一般会对差分的输出信号进行滤波后，反馈回输入或者第一级的输出。这种校准补偿的好处就是接收电路工作的时候，可以一直实时反馈，对失配进行跟踪校准。但是因为反馈回路的存在，它在产生电流消耗之外，还会增加差分输出的负载，同时对回路的稳定性要求也比较严格。最为不利的影响是，会对正常传输过程中的低频能量进行压制。为了减少对正常通信信号的影响，通常会将反馈滤波的带宽做得很低，需要增加更多的电容电阻的面积，但也难以避免隔离了直流偏置的传输，会引起基线漂移效应。
[0003]为了避免模拟失配补偿回路的影响，通常会采用数字失配校准来替代。采用数字校准可以避免增加输出端的负载，同时在校准结束后可以将数字电路关闭，降低电路功耗。关闭数字校准回路后，校准电路不会引起基线漂移效应，电路实现面积较小，对正常的信号传输也不产生影响。
[0004]但是数字失配校准需要在输入端增加开关，需要将输入的信号隔离，然后将差分两端短接。开关电路的引入，会对正常的高速信号产生影响。开关的寄生电容，会影响到高速通路的传输带宽；开关闭合后，阻抗的非线性以及开关的固有带宽，对大大降低电路的性能；在超高速的应用中，断开开关也很难对超高速的信号进行隔离，这样也会引起失配校准的误差。
[0005]另外一种比较常见的校准方法就是在有数据的时候，对数据的0和1进行统计，判断0和1的数量的差异，但是这种校准方法对数据的0和1的匹配性要求很高。也就是说，在统计区间内，0和1出现的概率必须一样。当数据无法保证0和1出现概率相同的时候，校准的结果会出现很大的误差。

技术实现思路

[0006]针对现有技术存在的不足，本专利技术的目的在于提供一种基于数据沿检测的失配校准技术。
[0007]为实现上述目的，本专利技术提供了如下技术方案：一种基于数据沿检测的失配校准技术，包括：多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；
模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。
[0008]作为本专利技术进一步的方案：时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。
[0009]作为本专利技术进一步的方案：鉴相器的判决逻辑为：通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)，然后通过对两个相邻的数据和两个数据之间的沿进行判决，判断时钟是超前还是滞后。
[0010]作为本专利技术进一步的方案：若数据沿的数据E(k）与D(k）相同，则表示为时钟超前；若数据沿的数据E(k）与D(k+1）相同，则表示为时钟滞后。
[0011]作为本专利技术进一步的方案：模拟失配校准反馈回路通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
[0012]与现有技术相比，本专利技术具备以下有益效果：本专利技术可以在正常数据收发的时候，对接收机的差分输入进行失配校准，该校准操作不再需要数据“0”和“1”的平衡，也无需在接收通路中增加开关器件，对高速数据通路不产生额外的寄生效应，而且校准结束后可以将校准环路关闭，不产生额外的功耗，该专利可以应用于高速serdes和其他数据通信接收电路中。
附图说明
[0013]图1为本专利技术一种基于数据沿检测的失配校准技术的原理框图；图2为现有技术中的多级级联接收电路及模拟失配校准反馈回路连接示意图；图3为本专利技术中带失配反馈补偿电路的幅频传输曲线图；图4为本专利技术中的时钟数据恢复电路框图；图5为本专利技术中基于数据沿失配校准的算法原理框图；图6为本专利技术中基于数据沿失配校准仿真结果示意图；图7为本专利技术中基于数据沿的失配校准算法电路实现图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
实施例
[0015]参照图1－图7，一种基于数据沿检测的失配校准技术，包括：
多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。
[0016]时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。
[0017]鉴相器的判决逻辑为：通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)，然后通过对两个相邻的数据和两个数据之间的沿进行判决，判断时钟是超前还是滞后。
[0018]若数据沿的数据E(k）与D(k）相同，则表示为时钟超前；若数据沿的数据E(k）与D(k+1）相同，则表示为时钟滞后。
[0019]模拟失配校准反馈回路通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
实施例
[0020]图4是通用的Bang
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bang型时钟恢复电路框图。通过对差分输入的信号进行数据采样和数据沿采样。采样的数据经过鉴相器进行鉴相，来判断采样时钟相对于数据是超前还是滞后，鉴相器输出的超前和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于数据沿检测的失配校准技术，其特征在于，包括：多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。2.根据权利要求1所述的一种基于数据沿检测的失配校准技术，其特征在于，时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。3.根据权利要求2所述的一种基于数据沿检测的失配校准技术，其特征在于，鉴相器的判决逻辑为...

【专利技术属性】
技术研发人员：周玉镇，闫俊伟，史传奇，庄志青，胡红明，张希鹏，
申请(专利权)人：合肥灿芯科技有限公司，
类型：发明
国别省市：