一种控制简单的全数字可编程延迟电路制造技术

本发明专利技术公开了一种控制简单的全数字可编程延迟电路，属于延时电路技术领域，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由四个异或门构成的可编程延时单元；本发明专利技术采用全数字电路实现延迟电路，只需要数字方式的布局布线，就可以移植到另外一个制程，只采用4个异或门搭建一个延迟单元，具有低功耗，面积小，方便控制等特点，控制电路采用独“0”编码，非常清晰，简单。可以广泛的应用于DDR，ONFI，eMMC，SDIO，PSRAM，QDR，RLDRAM物理层的电路设计之中。计之中。计之中。

【技术实现步骤摘要】
一种控制简单的全数字可编程延迟电路


[0001]本专利技术涉及延时电路
，具体是一种控制简单的全数字可编程延迟电路。

技术介绍

[0002]延迟锁相环(DLL)是在DDR,ONFI，eMMC，SDIO，PSRAM，QDR，RLDRAM，LVDS，MIPI DPHY等源同步协议的主控物理层必不可少的组成部分，其中延迟线和延迟单元以及控制电路，尤其重要.现在比较多的采用模拟电路(PLL,相位插值等)或者高频过采样的方式来实现。模拟电路对于电源噪声敏感，对于不同制程，具有较差的移植性，也不能应用于面积功耗要求比较苛刻的场景。采用高频过采样的方式，需要频率非常的高的PLL，增加设计难度，频率过高带来更高的功耗。

技术实现思路

[0003]本专利技术的目的在于提供一种控制简单的全数字可编程延迟电路，以解决上述
技术介绍
中提出的问题。
[0004]为实现上述目的，本专利技术提供如下技术方案：一种控制简单的全数字可编程延迟电路，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由四个异或门构成的可编程延时单元。
[0005]作为本专利技术的进一步技术方案：所述延迟单元包括异或门U1、异或门U2、异或门U3和异或门U4。
[0006]作为本专利技术的进一步技术方案：所述异或门U1的一个输入端连接信号in和异或门U2的一个输入端，异或门U1的另一个输入端连接异或门U4的一个输入端、编程信号nTR和信号o_en，异或门U1的输出端输出信号pass，异或门U2的另一个输入端连接异或门U4的输出端，异或门U2的输出端连接异或门U3的一个输入端，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out,异或门U4的另一个输入端连接信号i_en。
[0007]作为本专利技术的进一步技术方案：当延迟单元为第一级时，信号out为输出信号，信号in为输入信号，信号pass为后一级延迟单元的信号in；信号ret为后一级延迟单元的信号out,信号i_en为1，信号o_en为后一级延迟单元的信号i_en。
[0008]作为本专利技术的进一步技术方案：当延迟单元为延时线的中间级时，信号in为前一级延迟单元的信号pass，信号out为前一级延迟单元的信号ret，信号PASS作为后一级延迟单元的信号IN；信号i_en为前一级延迟单元的信号out，信号ret为后一级延时单元的信号out，信号o_en为后一级延迟单元的信号i_en。
[0009]作为本专利技术的进一步技术方案：当延迟单元为延时线的最后一级时，信号in为前一级延迟单元的信号pass，信号out为前一级延迟单元的信号ret，信号PASS作为本级延迟单元的信号ret；信号i_en为前一级延迟单元的信号out，信号o_en为0。
[0010]一种控制简单的全数字可编程延迟方法，采用上述延迟电路，具体方法如下：首先对编程信号nTR进行编程，达到对信号in的可编程延迟输出，DDR、ONFI、eMMC、SDIO、PSRAM、
QDR和RLDRAM物理层电路中采用这样的主延迟线来测量一个时钟周期的所需的级数，将这个数除以4，对从延迟线进行编程，达到1/4周期的延迟。
[0011]与现有技术相比，本专利技术的有益效果是：本专利技术采用全数字电路实现延迟电路，只需要数字方式的布局布线，就可以移植到另外一个制程，只采用4个异或门搭建一个延迟单元，具有低功耗，面积小，方便控制等特点，控制电路采用独“0”编码，非常清晰，简单。可以广泛的应用于DDR,ONFI,eMMC,SDIO,PSRAM,QDR,RLDRAM物理层的电路设计之中。
附图说明
[0012]图1是延迟单元的结构示意图；图2是本专利技术系统的整体结构示意图。
[0013]图3为当nTR=1时，延迟单元内部导通示意图。
[0014]图4为当TR=0时，延迟单元内部导通示意图。
[0015]图5为两个级联的延迟单元内部导通示意图。
[0016]图6为对延迟线的nTR进行独“0”编码时延迟线的导通示意图。
具体实施方式
[0017]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0018]实施例1，请参阅图1
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6，一种控制简单的全数字可编程延迟电路，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由四个异或门构成的可编程延时单元。
[0019]其中，延迟单元包括异或门U1、异或门U2、异或门U3和异或门U4。异或门U1的一个输入端连接信号in和异或门U2的一个输入端，异或门U1的另一个输入端连接异或门U4的一个输入端、编程信号nTR和信号o_en，异或门U1的输出端输出信号pass，异或门U2的另一个输入端连接异或门U4的输出端，异或门U2的输出端连接异或门U3的一个输入端，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out,异或门U4的另一个输入端连接信号i_en。
[0020]当延迟单元为第一级时，信号out为输出信号，信号in为输入信号，信号pass为后一级延迟单元的信号in；信号ret为后一级延迟单元的信号out,信号i_en为1，信号o_en为后一级延迟单元的信号i_en。
[0021]当延迟单元为延时线的中间级时，信号in为前一级延迟单元的信号pass，信号out为前一级延迟单元的信号ret，信号PASS作为后一级延迟单元的信号IN；信号i_en为前一级延迟单元的信号out，信号ret为后一级延时单元的信号out，信号o_en为后一级延迟单元的信号i_en。
[0022]当延迟单元为延时线的最后一级时，信号in为前一级延迟单元的信号pass，信号out为前一级延迟单元的信号ret，信号PASS作为本级延迟单元的信号ret；信号i_en为前一级延迟单元的信号out，信号o_en为0。
[0023]实施例2，在实施例1的基础上，本专利技术还公开了一种控制简单的全数字可编程延
迟方法，采用上述延迟电路，具体方法如下：首先对编程信号nTR进行编程，达到对信号in的可编程延迟输出，DDR、ONFI、eMMC、SDIO、PSRAM、QDR和RLDRAM物理层电路中采用这样的主延迟线来测量一个时钟周期的所需的级数，将这个数除以4，对从延迟线进行编程，达到1/4周期的延迟。
[0024]工作原理如下：首先构建一个如图1所示的基本延迟单元，该延迟单元由4个异或门构成，由若干延迟单元级联成如图2所示延迟线，最后一级的延迟单元的pass输出接到ret输入，一个延迟的单元的延迟能力，取决于异或门的延迟时间，可以根据应用需求从标准单元库中进行选择。延迟线的延迟能力可以通过异或门的延迟大小和延迟单元的级数进行调节。
[0025]如图3所示，当nTR=1，异或门U1导通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制简单的全数字可编程延迟电路，其特征在于，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由四个异或门构成的可编程延时单元。2.根据权利要求1所述的一种控制简单的全数字可编程延迟电路，其特征在于，所述延迟单元包括异或门U1、异或门U2、异或门U3和异或门U4。3.根据权利要求2所述的一种控制简单的全数字可编程延迟电路，其特征在于，所述异或门U1的一个输入端连接信号in和异或门U2的一个输入端，异或门U1的另一个输入端连接异或门U4的一个输入端、编程信号nTR和信号o_en，异或门U1的输出端输出信号pass，异或门U2的另一个输入端连接异或门U4的输出端，异或门U2的输出端连接异或门U3的一个输入端，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out,异或门U4的另一个输入端连接信号i_en。4.根据权利要求3所述的一种控制简单的全数字可编程延迟电路，其特征在于，当延迟单元为第一级时，信号out为输出信号，信号in为输入信号，信号pass为后一级延迟单元的信号in；信号ret为后一级延迟单元的信号out,信号i_en为1，信号o_en为后一级延迟单元的信号i_en。5.根...

【专利技术属性】
技术研发人员：刘亚东，庄志青，胡红明，
申请(专利权)人：合肥灿芯科技有限公司，
类型：发明
国别省市：