3DNAND闪速存储器的擦除方法技术

公开了三维(3D)存储器件的擦除方法的实施方式。3D存储器件包括：垂直地堆叠在衬底之上的多个层级，其中，每个层级包括多个存储器单元。擦除方法包括：检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态来准备擦除抑制层级。擦除方法还包括：在阵列公共源极处施加擦除电压，在擦除抑制层级的未选定字线上施加保持

【技术实现步骤摘要】
3D NAND闪速存储器的擦除方法
[0001]本专利技术是针对申请日为2020年08月27日，申请号为202080002138.9，专利技术名称为3D NAND闪速存储器的擦除方法的专利的分案申请。


[0002]本公开内容通常涉及半导体技术的领域，且更具体地，本公开内容涉及三维(3D)存储器的擦除方法。

技术介绍

[0003]当存储器件缩小到较小的裸片尺寸以减小制造成本并增加存储密度时，平面存储器单元的按比例缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以处理在平面存储器单元中的密度和性能限制。
[0004]在3D NAND闪速存储器中，可以垂直地堆叠很多层存储器单元，以便可以极大地增加每单位面积的存储密度。为了进一步增加存储密度，可以垂直地堆叠多个层级，其中在每个层级中存在很多垂直堆叠的存储器单元。为了在具有多个层级的3D NAND闪速存储器中有效地读、写和擦除，每个层级可作为单独的存储器块被处理，即，每个层级可独立于其它层级被擦除。然而，选定层级的擦除操作可能被串联地连接的邻近层级影响。例如，当擦除顶部层级时，根据存储在其它邻近层级中的数据，用于擦除操作的电荷载体也许不能够迁移到选定层级。因此，选定层级可能由于来自邻近层级的影响而具有擦除失败位。因此，存在对擦除在3D NAND存储器中的选定层级使得在选定层级中的每个存储器单元可以准确地和有效地被重置到擦除状态的方法的需要。

技术实现思路

[0005]在本公开内容中描述了在具有多个层级的三维(3D)存储器件中的擦除操作的方法的实施方式。
[0006]本公开内容的一个方面提供了三维(3D)存储器件的擦除方法，3D存储器件包括垂直地堆叠在衬底上的多个层级，其中每个层级包括多个存储器单元。擦除方法包括检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态准备擦除抑制层级。擦除方法还包括在阵列公共源极或阵列单元阱主体处施加擦除电压，在擦除抑制层级的未选定字线上施加保持
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释放电压，并在目标层级的选定字线上施加低电压。
[0007]在一些实施方式中，准备擦除抑制层级包括：当擦除抑制层级的多个存储器单元处于编程状态中时，在擦除抑制层级的未选定字线上施加第一准备电压。
[0008]在一些实施方式中，施加第一准备电压包括：施加在大约0V和大约1V之间的电压。
[0009]在一些实施方式中，施加第一准备电压包括：施加0V。
[0010]在一些实施方式中，准备擦除抑制层级包括：当擦除抑制层级的多个存储器单元处于擦除状态中时，在擦除抑制层级的未选定字线上施加第二准备电压。第二准备电压大于第一准备电压。
[0011]在一些实施方式中，施加第二准备电压包括：施加在大约1V和大约7V之间的电压。
[0012]在一些实施方式中，准备擦除抑制层级包括：当具有未选定字线的第一子集的多个存储器单元的第一子集处于编程状态中时，在擦除抑制层级的未选定字线的第一子集上施加第一准备电压，以及当具有未选定字线的第二子集的多个存储器单元的第二子集处于擦除状态中时，在擦除抑制层级的未选定字线的第二子集上施加第二准备电压。第二准备电压大于第一准备电压。
[0013]在一些实施方式中，多个存储器单元的第二子集包括至少两个邻近存储器单元。
[0014]在一些实施方式中，准备擦除抑制层级包括：当在擦除抑制层级中的多个存储器单元的第一子集处于编程状态中以及在擦除抑制层级中的多个存储器单元的第二子集处于擦除状态中时，在擦除抑制层级的未选定字线上施加第一准备电压和大于第一准备电压的第二准备电压。
[0015]在一些实施方式中，施加低电压包括：施加在大约0V和大约1V之间的范围中的电压。
[0016]在一些实施方式中，施加低电压包括：施加0V的电压。
[0017]在一些实施方式中，施加保持
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释放电压包括：施加0V的电压以及随后移除0V的电压和任何外部偏压。
[0018]在一些实施方式中，施加擦除电压包括：施加在大约15V到大约25V之间的范围中的电压。
[0019]在一些实施方式中，施加擦除电压包括：施加大约20V。
[0020]在一些实施方式中，擦除方法还包括：在目标层级的位线处施加擦除电压。
[0021]在一些实施方式中，擦除方法还包括：在目标层级的选定字线上施加低电压之前，在目标层级的选定字线上施加保持
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释放电压。
[0022]在一些实施方式中，擦除方法还包括：在底部层级的未选定字线上施加保持
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释放电压，以及在顶部层级的选定字线上施加低电压。顶部层级垂直地堆叠在衬底之上的底部层级上。
[0023]在一些实施方式中，擦除方法还包括：在顶部层级和底部层级的未选定字线上施加保持
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释放电压，以及在中间层级的选定字线上施加低电压。顶部层级垂直地堆叠在中间层级上，以及中间层级垂直地堆叠在衬底之上的底部层级上。在一些实施方式中，擦除方法还包括：在顶部层级的位线处施加擦除电压。
[0024]本公开内容的另一方面提供了具有垂直地堆叠在衬底之上的多个层级的三维(3D)存储器件。每个层级包括交替的导电层和电介质层的膜叠层，以及穿透膜叠层的多个存储器串，其中，每个存储器串包括多个存储器单元。3D存储器件还包括：布置在相邻层级之间的导电插塞，其电气地连接在相邻层级之间的多个存储器串。3D存储器件的多个层级包括：目标层级和擦除抑制层级。3D存储器件被配置为通过以下的步骤来擦除目标层级：检查擦除抑制层级的多个存储器单元的状态，根据擦除抑制层级的多个存储器单元的状态来准备擦除抑制层级，在阵列公共源极或阵列单元阱主体处施加擦除电压，在擦除抑制层级的未选定字线上施加保持
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释放电压，以及在目标层级的选定字线上施加低电压。
[0025]本公开内容的其它方面可由本领域中的技术人员按照本公开内容的说明书、权利要求和附图来理解。
附图说明
[0026]被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同说明书一起进一步用来解释本公开内容的原理，并使在相关领域中的技术人员能够制造和使用本公开内容。
[0027]图1示出根据本公开内容的一些实施方式的示例性三维(3D)存储器裸片的示意性自顶向下视图。
[0028]图2示出根据本公开内容的一些实施方式的3D存储器裸片的区域的示意性自顶向下视图。
[0029]图3示出根据本公开内容的一些实施方式的示例性3D存储器阵列结构的一部分的透视图。
[0030]图4示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的横截面视图。
[0031]图5示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的示意性电路图。
[0032]图6
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8示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的擦除操作的波形图。
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【技术保护点】

【技术特征摘要】
1.一种三维(3D)存储器件的擦除方法，所述三维(3D)存储器件包括：堆叠在衬底上的多个层级，其中，每个层级包括多个存储器单元，所述擦除方法包括：擦除抑制层级位于待擦除的目标层级和擦除电压施加端之间时，在所述擦除抑制层级的未选定字线上施加准备电压；在阵列公共源极或位线上施加擦除电压；在所述擦除抑制层级的所述未选定字线上施加保持
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释放电压；以及在所述待擦除的目标层级的选定字线上施加低电压，其中，所述低电压小于所述擦除电压。2.根据权利要求1所述的擦除方法，其中，所述擦除方法还包括：所述擦除抑制层级未位于所述待擦除的目标层级和所述擦除电压施加端之间时，不在所述擦除抑制层级的所述未选定字线上施加所述准备电压。3.根据权利要求1所述的擦除方法，其中，擦除抑制层级位于待擦除的目标层级和擦除电压施加端之间时，在所述擦除抑制层级的未选定字线上施加准备电压包括：当所述擦除抑制层级的所述多个存储器单元处于编程状态时，在所述擦除抑制层级的所述未选定字线上施加第一准备电压。4.根据权利要求3所述的擦除方法，其中，施加所述第一准备电压包括：施加大于等于0V且小于1V的电压。5.根据权利要求3所述的擦除方法，其中，擦除抑制层级位于待擦除的目标层级和擦除电压施加端之间时，在所述擦除抑制层级的未选定字线上施加准备电压包括：当所述擦除抑制层级的所述多个存储器单元处于擦除状态时，在所述擦除抑制层级的所述未选定字线上施加第二准备电压，其中，所述第二准备电压大于所述第一准备电压。6.根据权利要求5所述的擦除方法，其中，施加所述第二准备电压包括：施加大于等于1V且小于7V的电压。7.根据权利要求1所述的擦除方法，其中，擦除抑制层级位于待擦除的目标层级和擦除电压施加端之间时，在所述擦除抑制层级的未选定字线上施加准备电压包括：当所述擦除抑制层级中的部分所述多个存储器单元处于编程状态时，在所述处于编程状态的存储器单元的所述未选定字线上施加第一准备电压；...

【专利技术属性】
技术研发人员：李昌炫，张超，李海波，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：