一种基于DICE结构SRAM的存内计算单元以及阵列制造技术

本发明专利技术涉及存内计算技术领域，特别涉及一种基于DICE结构SRAM的存内计算单元以及阵列，存内计算单元包括DICE结构存储单元；读访问电路C，由MOS管M4、MOS管M5和MOS管M6组成；读访问电路D，由MOS管M7、MOS管M8和MOS管M9组成。存内计算阵列包括一行基于DICE结构的标准存储单元、n行m列的所述存内计算单元和m个复用的逻辑运算单元；所述逻辑运算单元还包括四个MOS管MM1、MM2、MM3、MM4。本发明专利技术的存内计算单元能够增加单元的稳定性、降低读写干扰的影响，进而提升计算的稳定性，此外通过控制实现两种不同逻辑运算，增加运算功能丰富性。增加运算功能丰富性。增加运算功能丰富性。

【技术实现步骤摘要】
一种基于DICE结构SRAM的存内计算单元以及阵列


[0001]本专利技术涉及存内计算
，特别涉及一种基于DICE结构SRAM的存内计算单元以及阵列。

技术介绍

[0002]随着神经网络的快速发展，需要对大规模数据进行运算，如果内存的传输速度跟不上CPU的性能，就会导致计算能力受到限制，即“内存墙”出现。此外，读写一次存内数据能量比计算一次数据的能量多消耗几百倍，也就是“功耗墙”的存在，为了解决冯诺伊曼体系中导致的高延迟和高能耗的问题，提出了将存储单元和逻辑运算融合的概念，即存内计算。因此，需要一种高稳定性的存内计算单元或装置来提升计算效率。

技术实现思路

[0003]本专利技术的目的在于提供一种基于DICE结构SRAM的存内计算单元以及阵列，该存内计算阵列通过都独立的读访问电路和逻辑运算电路引入基于DICE结构的存储器内部，来实现数据的基本逻辑运算，避免了冯诺伊曼架构中，需要通过总线将数据从存储器中读出，再通过总线将数据送至CPU进行计算的缺点，打破了“内存墙”和“功耗墙”，可以有效降低数据搬运和计算的速度，同时降低其电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于DICE结构SRAM的存内计算单元，其特征在于，包括：DICE结构存储单元；读访问电路C，由MOS管M4、MOS管M5和MOS管M6组成；其中MOS管M6作为所述读访问电路C的访问管，通过连接在栅极的字线RWL_C来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M4和MOS管M5的源极；其中MOS管M4和MOS管M5的栅极连接在所述DICE结构存储单元的QA和QB节点处，其漏极分别作为存内计算单元输出的读出信号线BLC和BLCB；读访问电路D，由MOS管M7、MOS管M8和MOS管M9组成；其中MOS管M9作为读访问电路D的访问管，通过连接在栅极的字线RWL_D来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M7和MOS管M8的源极；其中MOS管M7和MOS管M8的栅极连接在所述DICE结构存储单元的QC和QD节点处，其漏极分别作为存内计算单元输出的读出信号线BLD和BLDB。2.如权利要求1所述的一种基于DICE结构SRAM的存内计算单元，其特征在于，所述存内计算单元还包括三根字线WL、RWL_C和RWL_D；通过字线WL和位线BL和BLB实现正常SRAM读写操作，通过字线RWL_C/RWL_D实现存内计算权重的读取及计算操作。3.一种基于DICE结构SRAM的存内计算阵列，其特征在于，包括：一行基于DICE结构的标准存储单元、n行m列的如权利要求1
‑
2任一项所述的存内计算单元和m个复用的逻辑运算单元；其中每列的存内计算单元的位线BL和BLB相互连接在一起；每列读访问电路C的读出信号线BLC和BLCB相互连接；每行读访问电路D的读出信号线BLD和BLDB相互连接；每行存内计算单元的字线WL相互连接；每行读访问电路C的读字线RWL_C相互连接；每行读访问电路D的读字线RWL_D相互连接。4.如权利要求3所述的一种基于DICE结构SRAM的存内计算阵列，其特征在于，所述逻辑运算单元包括第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第一输出端和第二输出端；所述第一输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BLB，所述第二输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BL，所述第三输入端...

【专利技术属性】
技术研发人员：张世琳，张国贤，吕广维，徐晓斌，王星，赵霁，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：