用于制造埋层层结构的方法和相应的埋层层结构技术

本发明专利技术提出一种用于制造埋层层结构的方法和一种相应的埋层层结构。所述方法具有步骤：提供由衬底材料构成的、第一导电类型(n)的单晶衬底(S)，所述单晶衬底具有上侧(O)和下侧(S)；在所述上侧(O)中或者在所述单晶衬底(S)的上侧(O)上的框架结构(MS)中形成至少一个凹陷部(V)，所述凹陷部具有至少一个壁区域(W)和底部(B)，其中，所述单晶衬底(S)至少在所述至少一个凹陷部(V)的底部(B)处裸露；在所述至少一个凹陷部(V)和所述至少一个凹陷部(V)的外围区域中形成由所述衬底材料构成的、第二导电类型(p)的第一层(P1)，所述第二导电类型的第一层至少在所述单晶衬底(S)的裸露的上侧(O)上在所述凹陷部(V)的底部(B)处单晶地形成；在所述第二导电类型(p)的第一层(P1)上外延生长由所述衬底材料构成的、所述第一导电类型(n)的至少一个第一层(N1)，所述第一导电类型的至少一个第一层在所述第一层(P1)的单晶区域上单晶地生长，以至少区域式地填充所述凹陷部(V)；将得到的结构背面减薄，从而所述第二导电类型(p)的第一层(P1)形成第一埋层并且所述第一导电类型(n)的第一层(N1)形成集成式电路元件(SE1)的第一形成区域，所述第一形成区域至少区域式地盆形地被所述第一埋层层结构包围。少区域式地盆形地被所述第一埋层层结构包围。少区域式地盆形地被所述第一埋层层结构包围。

【技术实现步骤摘要】
【国外来华专利技术】用于制造埋层层结构的方法和相应的埋层层结构


[0001]本专利技术涉及一种用于制造埋层层结构的方法和一种相应的埋层层结构。

技术介绍

[0002]尽管也可应用任意的微机械结构(MEMS)，但根据集成式电路部件的埋层层结构来阐述本专利技术及其所基于的问题。
[0003]US 5 614 750 A公开一种用于集成式电路布置的埋层接触。
[0004]为了能够使集成式电路部件彼此之间或者相对于硅衬底完全地电分离，通常使用所谓的埋层层结构。
[0005]借助于这样的高掺杂的层结构能够实现竖直的二极管结构，所述竖直的二极管结构在截止方向上运行，以便阻止通过所述竖直的二极管结构的电流。以这种方式能够阻止：穿过埋层层结构在两个相邻的硅层之间能够有电流。为了也能够在横向上实现电绝缘，埋层层结构通常借助于所谓的下沉(Sinker)被电接触。所述下沉借助于注入工艺或者扩散工艺从晶圆表面被构造，并且具有与埋层层结构相同/相似的掺杂。埋层层结构本身可以例如通过注入但亦或可以通过硅在硅衬底上的外延生长来产生。后者具有优点：能够在埋层层结构上又外延生长一个层，该层具有比埋层层结构本身明显更少的掺杂。这具有优点：在该层的表面上现在能够无问题地制造另外的集成式电路部件。
[0006]在图7中示例性地示出已知的具有典型的双外延的集成式结构元件，例如从“New silicon technologies enable high
‑
performance arrays of Single Photon Avalanche Diodes”，A.Gulinatti等，Proc.SPIE Int.Soc.Opt.Eng.2013，5月29日，8727:87270M,doi:10.1117/12.2016384中已知。
[0007]在此，在n+硅衬底S上外延沉积被用作埋层BL的p+硅层，并且在该埋层BL层上又外延生长p
‑
硅层作为准本征(quasi
‑
intrinsische)层IL，在该p
‑
硅层中最后形成集成式电路元件SE，该集成式电路元件具有阳极A、阴极C、p+富集层E和浅结(Shallow Junction)S。在此，横向的电绝缘通过下沉SI实现，该下沉具有p+掺杂，该p+掺杂穿过p
‑
硅层IL延伸直至埋层BL层。
[0008]从晶圆表面出发对埋层层的电接触必须借助于附加的掩膜步骤、蚀刻步骤、注入步骤、扩散步骤和/或沉积步骤实现。这一方面导致更大数量的工艺步骤而因此导致更高的成本，另一方面，埋层BL层能具有的(abgelegt)深度h受到具有足够的掺杂物浓度的掺杂物从晶圆表面出发可以被楔入到硅衬底S中的最大深度所限制。在该示例中，例如埋层层处于晶圆表面下方的深度h～3μm中。若埋层层应处于深度h>10μm中，则借助于上述方法不再能够保证埋层BL层的低欧姆接触。

技术实现思路

[0009]本专利技术提出一种根据权利要求1所述的用于制造埋层层结构的方法和一种根据权利要求15所述的相应的埋层层结构。
[0010]优选扩展方案是对应从属权利要求的主题。
[0011]本专利技术的优点
[0012]本专利技术的核心在于，首先在例如由硅构成的单晶衬底之中或者之上产生凹陷部，单晶层外延沉积到该凹陷部中，该单晶层在以后用作埋层层结构，并且在该单晶层上又外延沉积一个层，该层具有与埋层层结构不同的掺杂，并且该单晶层用作集成式电路元件的形成区域。
[0013]随后，借助于CMP步骤对将该表面进行平面化或者说背面抛光(r
ü
ckpoliert)，使得例如原始的衬底再次露出，其中，在该衬底的内部或者上方产生集成式电路元件的形成区域，该集成式电路元件的形成区域环绕地通过同质掺杂的埋层层结构与该衬底分开。通过这种类型的处理进一步实现，能够借助于标准步骤使埋层层结构、衬底以及另外的电路部件在该表面上被接触。通过选择在该衬底之中或者之上的凹陷部和选择单个的、外延沉积的层，能够进一步确定埋层层结构处于怎样的深度和该埋层层结构和通过该埋层层结构与衬底分开的区域具有怎样的厚度。
[0014]根据一种优选扩展方案，在上侧的上方形成第一电接触区域，该第一电接触区域用于第二导电类型的形成第一埋层层结构的第一层的电接触。
[0015]根据另一种优选扩展方案，在单晶衬底的上侧中形成至少一个凹陷部，其中，该单晶衬底在所述至少一个凹陷部的壁区域处和底部处裸露，并且其中，在第一导电类型的第一层外延生长的情况下，部分地填充该凹陷部。因此，能够制造至少部分沉降的集成式电路元件的形成区域。
[0016]根据另一种优选扩展方案，在第一导电类型的第一层上在至少一个凹陷部和至少一个凹陷部的外围区域中形成由衬底材料构成的、第二导电类型的第二层，该第二导电类型的第二层在第一导电类型的第一层的单晶区域上单晶地生长；在第二导电类型的第二层上外延生长由衬底材料构成的、第一导电类型的第二层，该第一导电类型的第二层在第二导电类型的第二层的单晶区域上单晶地生长，并且该第一导电类型的第二层完全地填充所述至少一个凹陷部；这样进行对得到的结构的背面减薄(r
ü
ckd
ü
nnen)，使得第二导电类型的第二层形成第二埋层层结构并且第一导电类型的第二层形成集成式电路元件的第二形成区域，该第二形成区域至少区域式地盆形地被第二埋层层结构包围；在所述上侧的上方/上面形成第二电接触区域，该第二电接触区域用于第二导电类型的形成第二埋层层结构的第二层的电接触。因此使得也能够将多个埋层层结构安置在一个凹陷部中。
[0017]根据另一种优选扩展方案，进行背面减薄直至单晶衬底的上侧。
[0018]根据另一种优选扩展方案，这样进行背面减薄，使得在衬底的上侧上保留第二导电类型的第一层的伸出超过凹陷部的突出部和第一导电类型的第一层的伸出超过凹陷部的突出部。
[0019]根据另一种优选扩展方案，这样进行背面减薄，使得在衬底的上侧上保留第二导电类型的第一层和第二层的突出部和第一导电类型的第一层和第二层的突出部。
[0020]根据另一种优选扩展方案，这样不对称地构造凹陷部，使得至少一个壁区域构造为相对于该凹陷部的其他侧壁而言高度不同。
[0021]根据另一种优选扩展方案，在形成第二导电类型的第一层之前，在壁区域处并且在外围区域中形成多晶层。因此使得能够在横向上限制单晶区域。
[0022]根据另一种优选扩展方案，在单晶衬底的上侧上的框架结构中形成凹陷部，其中，在形成第二导电类型的第一层之前，在壁区域处并且在外围区域中可选地形成多晶层，并且其中，该单晶衬底在该凹陷部的底部处裸露。因此使得埋层层结构能够构造在衬底的上方。
[0023]根据另一种优选扩展方案，在形成第二导电类型的第一层之前，在壁区域处并且在外围区域中形成多晶层，并且在形成第二导电类型的第一层之前，在凹陷部和该凹陷部的外围区域中外延生长由衬底材料构本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于制造埋层层结构的方法，所述方法具有步骤：提供由衬底材料构成的、第一导电类型(n)的单晶衬底(S；S，S
’
)，所述单晶衬底具有上侧(O)和下侧(S)；在所述上侧(O)中或者在所述单晶衬底(S；S，S
’
)的上侧(O)上的框架结构(MS)中形成至少一个凹陷部(V；V
‘
；V“)，所述凹陷部具有至少一个壁区域(W；W，W
‘
；W1)和至少一个底部(B；B
‘
；B“)，其中，所述单晶衬底(S；S，S
’
)至少在所述至少一个凹陷部(V；V
‘
；V“)的底部(B；B
‘
；B“)处裸露；在所述至少一个凹陷部(V；V
‘
)和所述至少一个凹陷部(V；V
‘
)的外围区域中形成由所述衬底材料构成的、第二导电类型(p)的第一层(P1；P1
‘
)，所述第二导电类型的第一层至少在所述单晶衬底(S；S，S
’
)的裸露的上侧(O)上在所述至少一个凹陷部(V；V
‘
；V“)的底部(B；B
‘
；B“)处单晶地形成；由所述衬底材料构成的、所述第一导电类型(n)的至少一个第一层(N1；N1
‘
)在所述第二导电类型(p)的第一层(P1；P1
‘
)上外延生长，所述第一导电类型的至少一个第一层在所述第一层(P1；P1
‘
)的单晶区域上单晶地生长，以至少区域式地填充所述凹陷部(V；V
‘
；V“)；将得到的结构背面减薄，从而所述第二导电类型(p)的第一层(P1；P1
‘
)形成第一埋层层结构并且所述第一导电类型(n)的第一层(N1；N1
‘
)形成集成式电路元件(SE1；SE1
‘
；SE1“)的第一形成区域，所述第一形成区域至少区域式地盆形地被所述第一埋层层结构包围。2.根据权利要求1所述的方法，所述方法进一步包括在所述上侧(O)上方形成第一电接触区域(KB1；KB1
‘
)，所述第一电接触区域用于所述第二导电类型(p)的形成所述第一埋层层结构的第一层(P1；P1
‘
)的电接触。3.根据权利要求1或2所述的方法，其中，在所述单晶衬底(S)的上侧(O)中形成所述至少一个凹陷部(V)，其中，所述单晶衬底(S)在所述至少一个凹陷部(V)的至少一个壁区域(W)处和底部(B)处裸露，并且其中，在所述第一导电类型(n)的第一层(N1)外延生长的情况下，所述至少一个凹陷部(V)被部分地填充。4.根据权利要求3所述的方法，其中，在所述第一导电类型(n)的第一层(N1)上在所述至少一个凹陷部(V)和所述至少一个凹陷部(V)的外围区域中形成由所述衬底材料构成的、所述第二导电类型(p)的第二层(P2)，所述第二导电类型的第二层在所述第一导电类型(n)的第一层(N1)的单晶区域上单晶地生长；在所述第二导电类型(p)的第二层(P2)上外延生长由所述衬底材料构成的、所述第一导电类型(n)的第二层(N2)，所述第一导电类型的第二层在所述第二导电类型(p)的第二层(P2)的单晶区域上单晶地生长，并且所述第一导电类型的第二层完全地填充所述至少一个凹陷部(V；V
‘
)；这样进行对得到的结构的背面减薄，使得所述第二导电类型(p)的第二层(P2)形成第二埋层层结构并且所述第一导电类型(n)的第二层(N2)形成集成式电路元件(SE2；SE2
‘
；SE2“)的第二形成区域，所述第二形成区域至少区域式地盆形地被所述第二埋层层结构包围；在所述单晶衬底(S)的上侧(O)处形成第二电接触区域(KB2)，所述第二电接触区域用于所述第二导电类型(p)的形成所述第二埋层层结构的第二层(P2)的电接触。
5.根据上述权利要求中任一项所述的方法，其中，进行背面减薄直至所述单晶衬底(S)的上侧(O)。6.根据权利要求3所述的方法，其中，这样进行背面减薄，使得在所述单晶衬底(S)的上侧(O)上在所述至少一个凹陷部(V，V
‘
)之外保留所述第二导电类型(p)的第一层(P1；P1
‘
)的和所述第一导电类型(n)的第一层(N1)的突出部(UE)。7.根据权利要求4所述的方法，其中，这样进行背面减薄，使得在所述单晶衬底(S)的上侧(O)上在所述至少一个凹陷部(V)之外保留所述第二导电类型(p)的第一层(P1；P1
‘
)和第二层(P2)的以及所述第一导电类型(n)的第一层(N1)和第二层(N2)的突出部(UE)。8.根据上述权利要求中任一项所述的方法，其中，所述至少一个凹陷部(V)这样不对称地构造，使得所述至少一个凹...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：罗伯特，
类型：发明
国别省市：