稳压器电路、芯片及电子设备制造技术

本公开的实施例提供一种稳压器电路、芯片及电子设备，属于集成电路技术领域。所述稳压器电路包括：偏置电路以及稳压主体电路。其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。所述驱动电流。所述驱动电流。

【技术实现步骤摘要】
稳压器电路、芯片及电子设备


[0001]本公开的实施例涉及集成电路
，具体地涉及一种稳压器电路、芯片及电子设备。

技术介绍

[0002]在宽输入电源电压的芯片设计中，内部通常会有一个稳压器电路(regulator)产生Vref电压，用来给电路的其他低压模块供电。但是由于在宽输入电源电压电路中，高压时稳压器电路消耗的电流将远大于低压时的稳压器电路消耗的电流，极易造成静态电流的浪费。

技术实现思路

[0003]本公开的实施例的目的是提供一种稳压器电路、芯片及电子设备，将偏置电流利用起来，从输出端输出静态电流，向负载电路提供该静态电流，实现节省静态电流的目的。
[0004]为了实现上述目的，根据本公开的第一方面，提供一种稳压器电路，包括：偏置电路以及稳压主体电路。其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。
[0005]在本公开的一些实施例中，所述偏置电路包括：第一电阻器、第二电阻器、第三晶体管、第四晶体管和第五晶体管，其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第二节点；所述第二电阻器的第一端耦接所述第二节点，所述第二电阻器的第二端耦接所述第四晶体管的第一极；所述第三晶体管的控制极耦接所述第三晶体管的第一极与所述第三节点，所述第三晶体管的第二极耦接第二电压端；所述第四晶体管的控制极耦接所述第四晶体管的第二极与所述第三节点；所述第五晶体管的控制极耦接所述第四晶体管的控制极，所述第五晶体管的第一极耦接所述第二节点，所述第五晶体管的第二极耦接所述第一节点。
[0006]在本公开的一些实施例中，所述稳压主体电路包括：第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电阻器，其中，所述第一晶体管的控制极耦接所述第一晶体管的第一极，所述第一晶体管的第二极耦接第二电压端；所述第二晶体管的控制极耦接所述第一晶体管的控制极，所述第二晶体管的第一极耦接所述第六晶体管的第二极，所述第二晶体管的第二极耦接所述第二电压端；所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第一极耦接所述第十一晶体管的第一极；所述第七晶体管的控制极耦接所述第二节点，所述第七晶体管的第一极耦接所述第十晶体管的控制极，所述第七晶体管的第二极耦接所述第三电阻器的第一端；所述第八晶体管的控制极耦接所述第三节点，所述第八晶体管的第一极
耦接所述第三电阻器的第一端，所述第八晶体管的第二极耦接所述第一节点以及所述输出端；所述第九晶体管的控制极耦接所述第三节点，所述第九晶体管的第一极耦接所述第一晶体管的第一极，所述第九晶体管的第二极耦接所述第一节点以及所述输出端；所述第十晶体管的第一极耦接所述第一节点以及所述输出端，所述第十晶体管的第二极耦接第一电压端；所述第十一晶体管的控制极耦接所述第十一晶体管的第一极，所述第十一晶体管的第二极耦接所述第一电压端；所述第十二晶体管的控制极耦接所述第十一晶体管的控制极，所述第十二晶体管的第一极耦接所述第十晶体管的控制极，所述第十二晶体管的第二极耦接所述第一电压端；所述第三电阻器的第二端耦接所述第二电压端。
[0007]在本公开的一些实施例中，所述第四晶体管的宽长比大于所述第五晶体管的宽长比。
[0008]在本公开的一些实施例中，当所述第一电压端输入电压为低电压时，向所述输出端提供的所述静态电流小于所述第四晶体管上的电流。
[0009]在本公开的一些实施例中，当所述第一电压端输入电压为高电压时，向所述输出端提供的所述静态电流大于所述第四晶体管上的电流。
[0010]在本公开的一些实施例中，所述第三晶体管为NMOS晶体管，所述第四晶体管与所述第五晶体管均为PMOS晶体管。
[0011]在本公开的一些实施例中，所述第一晶体管、第二晶体管、第六晶体管和第七晶体管均为NMOS晶体管，所述第八晶体管至第十二晶体管均为PMOS晶体管。
[0012]根据本公开的实施例的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的稳压器电路。
[0013]根据本公开的第三方面，提供了一种电子设备。该电子设备包括根据本公开的第二方面所述的芯片。
[0014]本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0015]附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
[0016]图1是一种稳压器电路的示例性电路图；
[0017]图2是根据本公开的实施例提供的一种稳压器电路的示意性框图；
[0018]图3是根据本公开的实施例提供的一种稳压器电路的示例性电路图。
[0019]附图中的元素是示意性的，没有按比例绘制。
具体实施方式
[0020]为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
[0021]除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主
题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
[0022]在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
[0023]图1示出一种稳压器电路100的示例性电路图。在图1的示例中，该稳压器电路100输出的电压Vref可通过下述公式(1)得到：
[0024]Vref＝V
gs2
+V
gs4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
公式(1)
[0025]其中，V
gs2
与V本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种稳压器电路，其特征在于，包括：偏置电路以及稳压主体电路，其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。2.根据权利要求1所述的稳压器电路，其特征在于，所述偏置电路包括：第一电阻器、第二电阻器、第三晶体管、第四晶体管和第五晶体管，其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第二节点；所述第二电阻器的第一端耦接所述第二节点，所述第二电阻器的第二端耦接所述第四晶体管的第一极；所述第三晶体管的控制极耦接所述第三晶体管的第一极与所述第三节点，所述第三晶体管的第二极耦接第二电压端；所述第四晶体管的控制极耦接所述第四晶体管的第二极与所述第三节点；所述第五晶体管的控制极耦接所述第四晶体管的控制极，所述第五晶体管的第一极耦接所述第二节点，所述第五晶体管的第二极耦接所述第一节点。3.根据权利要求1所述的稳压器电路，其特征在于，所述稳压主体电路包括：第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电阻器，其中，所述第一晶体管的控制极耦接所述第一晶体管的第一极，所述第一晶体管的第二极耦接第二电压端；所述第二晶体管的控制极耦接所述第一晶体管的控制极，所述第二晶体管的第一极耦接所述第六晶体管的第二极，所述第二晶体管的第二极耦接所述第二电压端；所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第一极耦接所述第十一晶体管的第一极；所述第七晶体管的控制极耦接所述第二节点，所述第七晶体管的第一极耦接所述第十晶体管的控制极，所述...

【专利技术属性】
技术研发人员：白春阳，于翔，谢程益，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：