【技术实现步骤摘要】
一种共享BJT的带隙基准电路结构、模块
[0001]本专利技术涉及静态随机存储器
，更具体的，涉及一种共享BJT的带隙基准电路结构，以及采用该种电路结构布局的模块。
技术介绍
[0002]带隙基准电路涉及到模拟集成电路、模数混合电路的一些模块当中，是不可或缺的的基本模块。带隙基准电路是产生一种与电源和工艺无关，具有确定温度特性的直流电压，为其他模块提供直流参考电压。带隙基准电路对于光接收机前置跨阻放大器(TIA)、模数转换器(ADC)、数模转换器(DAC)、低压差线性稳压器(LDO)、温度传感器、电压检测器、高精度比较器等电路中，带隙基准电路的精度很大程度上决定了系统集成芯片的性能。
[0003]随着芯片行业的高速发展，对于芯片的精度以及面积有着越来越高的要求。对于常规带隙基准电路的设计中，采用1:8的BJT晶体管来完成带隙基准电路的产生以及一阶、二阶的补偿，但是这种方式存在两个管子工艺影响其精度的问题。而且采用9个BJT晶体管也占用更多面积，9个BJT管子同时工作也会使电路的功耗偏大。
技术实现思路
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【技术保护点】
【技术特征摘要】
1.一种共享BJT的带隙基准电路结构，用于产生带隙基准电压VBG，其特征在于，所述带隙基准电路结构包括：BJT晶体管部，其包括1个BJT晶体管Q0；电流镜部，其包括3个PMOS管，记为M0、M1、M2；M1按照M0的8倍电流复制，M2按照M0的1倍电流复制；M1、Q0组成通路一，M2、Q0组成通路二；切换开关部一，其包括4个NMOS管，记为M
S0
、M
S1
、M
S2
、M
S3
；其中，M
S0
、M
S2
用于控制通路一接通或断开，M
S1
、M
S3
用于控制通路二接通或断开；电荷存储部，其包括2个电容，记为C2、C3；C2用于存储通路一接通时Q0的基极
‑
发射极电压VBE1，C3用于存储通路二接通时Q0的基极
‑
发射极电压VBE2；压控部一，其包括电流控制电流源VCVS1，用于叠加VBE1以及VBE1、VBE2的差值ΔVBE得到一阶补偿电压V1；低通滤波部，其包括电阻R0、电容C0；R0、C0组成RC低通滤波，用于滤除V1的噪声；流控部，其包括电流控制电流源CCCS、电阻R1，用于依据VBG反馈控制M0的电流；压控部二，其与输出支路连接；所述输出支路用于输出VBG；所述压控部二包括电流控制电流源VCVS2，用于保证经过滤波后的V1不受流控部的分压影响；以及切换开关部二，其包括1个NMOS管M
S4
，用于控制输出支路开关。2.根据权利要求1所述的共享BJT的带隙基准电路结构，其特征在于，M0的栅极连接M0的漏极、M1的栅极、M2的栅极，源极连接电源VDD，漏极连接CCCS的输出端；M1的源极连接电源VDD，漏极连接M
S0
的漏极；M2的源极连接电源VDD，漏极连接M
S1
的漏极；M
S0
的栅极连接时钟信号S0，源极连接Q0的发射极；M
S1
的栅极连接时钟信号S1，源极连接Q0的发射极；M
S2
的栅极连接时钟信号S2，源极连接Q0的发射极，漏极连接C2的上极板；M
S3
的栅极连接时钟信号S3，源极连接Q0的发射极，漏极连接C3的上极板；C2的下极板接地GND；C3的下极板接地GND；Q0的基极连接集电极、一并接地GND。3.根据权利要求2所述的共享BJT的带隙基准电路结构，其特征在于，VCVS1的正向输入端连接M
S2
的漏极，负向输入端连接M
S3
的漏极，正向输出端连接R0的一端，负向输出端接M
S2
的漏极；R0的另一端连接C0的上极板，C0的下极板接地GND；VCVS2的正向输入端连接R0的另一端，负向输入端连接负向输出端、一并接地GND，正向输出端连接M
S4
的源极；M
S4
的栅极连接时钟信号S4，源极连接C1的上极板，漏极连接VBG；R1的一端连接VBG，另一端连接CCCS的输入端。4.根据权利要求3所述的共享BJT的带隙基准电路结构，其特征在于，所述压控部二还包括电容C1，用于对经过VCVS2的电压滤除干扰；C1的上极板连接M
S4
的源极，下极板接地GND。5.根据权利要求3或4所述的共享BJT的带隙基准电路结构，其特征在于，时钟信号S0、
S1、S2、S3、S4由外部时钟电路提供，用于对应对M
S0
、M
S1
、M
S2
、M
S3
、M
S4
进行闭合或断开；S0为低电平，M
S0
断开；S0为高电平，M
S0
闭合；S...
【专利技术属性】
技术研发人员：赵强，陈怀跃，张伟强，李鹏飞，许鑫，彭春雨，蔺智挺，吴秀龙，
申请(专利权)人：安徽大学，
类型：发明
国别省市：
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