半导体存储器件制造技术

一种半导体存储器件可以包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括第二接合焊盘，该第二接合焊盘电连接到外围电路并接合到第一接合焊盘。单元阵列结构可以包括：堆叠，包括在垂直方向上堆叠的水平导电图案；包括垂直导电图案的垂直结构，垂直导电图案在垂直方向上与堆叠交叉；以及提供在覆盖堆叠的一部分的平坦化绝缘层中的电力电容器。层中的电力电容器。层中的电力电容器。

【技术实现步骤摘要】
半导体存储器件


[0001]本公开涉及半导体存储器件，具体地，涉及具有改善的可靠性和提高的集成密度的三维半导体存储器件。

技术介绍

[0002]可能需要更高集成度的半导体器件以满足消费者对卓越性能和廉价价格的需求。在半导体器件的情况下，由于集成度可能是决定产品价格的因素，因此增加的集成度可能具有特殊价值。在二维或平面半导体器件的情况下，由于集成度可能主要由单位存储单元所占的面积确定，因此集成度可能受到精细图案形成技术水平的很大影响。然而，可能需要提高图案精细度的昂贵的工艺设备会对提高二维或平面半导体器件的集成度构成实际限制。因此，已经提出了包括三维排列的存储单元的三维半导体存储器件。

技术实现思路

[0003]本专利技术构思的实施方式提供了一种具有改善的可靠性和提高的集成密度的半导体存储器件。
[0004]根据本专利技术构思的一实施方式，一种半导体存储器件可以包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括第二接合焊盘，该第二接合焊盘电连接到外围电路并接合到第一接合焊盘。单元阵列结构可以包括：堆叠，包括在垂直方向上堆叠的水平导电图案；包括垂直导电图案的垂直结构，垂直导电图案在垂直方向上与堆叠相交；以及在堆叠的一部分上的平坦化绝缘层中的电力电容器。
[0005]根据本专利技术构思的一实施方式，一种半导体存储器件可以包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括电连接到外围电路并接合到第一接合焊盘的第二接合焊盘。单元阵列结构可以包括：下绝缘层，具有彼此相反的第一表面和第二表面；包括水平导电图案的堆叠，水平导电图案堆叠在下绝缘层的第一表面上；垂直结构，包括穿透堆叠的垂直导电图案；在堆叠上的平坦化绝缘层中的电力电容器；穿透平坦化绝缘层的输入/输出插塞；以及输入/输出焊盘，在下绝缘层的第二表面上并且电连接到输入/输出插塞。当在垂直截面中观察时，电力电容器可以在第一接合焊盘和输入/输出焊盘之间。
[0006]根据本专利技术构思的一实施方式，一种半导体存储器件可以包括：单元阵列结构，包括单元阵列区、电连接到单元阵列区中的存储单元的第一接合焊盘、以及与单元阵列区相邻的第一外围区；以及外围电路结构，包括与外围电路电连接并接合到第一接合焊盘的第二接合焊盘。外围电路结构包括在垂直方向上与位线连接区重叠的第一核心区、在垂直方向上与字线连接区重叠的第二核心区、以及在垂直方向上与第一外围区重叠的第二外围区。单元阵列结构可以包括：下绝缘层，具有彼此相反的第一表面和第二表面；包括字线的堆叠，字线在单元阵列区中并在垂直方向上堆叠在下绝缘层的第一表面上；垂直结构，包括在单元阵列区中并穿透堆叠的位线；平坦化绝缘层，在单元阵列区和第一外围区中以及在
堆叠上；以及电力电容器，在第一外围区中和平坦化绝缘层中。电力电容器包括在平坦化绝缘层中的开口中的第一金属图案、在第一金属图案上的第二金属图案、以及在第一金属图案和第二金属图案之间的电介质材料图案。输入/输出插塞提供在第一外围区中并穿透平坦化绝缘层，并且输入/输出焊盘在第一外围区中和下绝缘层的第二表面上并电连接到输入/输出插塞。
附图说明
[0007]图1是示出根据本专利技术构思的一实施方式的半导体存储器件的框图。
[0008]图2是示出根据本专利技术构思的一实施方式的半导体存储器件的示意性透视图。
[0009]图3是示出根据本专利技术构思的一实施方式的半导体存储器件的剖视图。
[0010]图4是示出根据本专利技术构思的一实施方式的半导体存储器件的一部分的透视图。
[0011]图5是示出根据本专利技术构思的一实施方式的半导体存储器件的单元阵列结构的俯视图。
[0012]图6是沿图5的线I
‑
I'和II
‑
II'截取的剖视图，以示出根据本专利技术构思的一实施方式的半导体存储器件的单元阵列结构。
[0013]图7是示出图6的部分“P”的放大剖视图。
[0014]图8是示出根据本专利技术构思的一实施方式的半导体存储器件的单元阵列结构的一部分的透视图。
[0015]图9、图10、图11、图12、图13、图14和图15是示出根据本专利技术构思的一实施方式的制造半导体存储器件的方法的剖视图。
具体实施方式
[0016]现在将参照附图更充分地描述本专利技术构思的示例实施方式，在附图中示例实施方式被示出。
[0017]图1是示出根据本专利技术构思的一实施方式的半导体存储器件的框图。
[0018]参照图1，半导体存储器件可以包括存储单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑5。
[0019]存储单元阵列1可以包括三维排列的多个存储单元MC。每个存储单元MC可以提供在字线WL和位线BL之间并且电连接到字线WL和位线BL，字线WL和位线BL被设置为彼此交叉。
[0020]每个存储单元MC可以包括彼此串联电连接的选择元件TR和数据存储元件DS。选择元件TR可以是场效应晶体管(FET)，数据存储元件DS可以用电容器、可变电阻器等来实现。作为示例，选择元件TR可以包括其栅电极电连接到字线WL并且其漏极/源极端子分别电连接到位线BL和数据存储元件DS的晶体管。
[0021]行解码器2可以被配置为对从外部输入的地址信息进行解码，并且基于解码的地址信息来选择存储单元阵列1的字线WL之一。由行解码器2解码的地址信息可以提供给行驱动器(未示出)，在这种情况下，行驱动器可以响应于控制电路的控制将相应的电压提供给字线WL中被选择的字线和字线WL中未被选择的字线。
[0022]读出放大器3可以被配置为感测、放大和输出位线BL中基于由列解码器4解码的地
址信息选择的位线与参考位线之间的电压差。
[0023]列解码器4可以提供读出放大器3和外部器件(例如，存储控制器)之间的数据传输路径。列解码器4可以被配置为对从外部输入的地址信息进行解码，并且基于解码的地址信息来选择位线BL之一。
[0024]控制逻辑5可以被配置为产生控制信号，该控制信号用于控制对存储单元阵列1的数据写入操作或数据读取操作。
[0025]图2是示出根据本专利技术构思的一实施方式的半导体存储器件的示意性透视图。
[0026]参照图2，半导体存储器件可以包括单元阵列结构CS和外围电路结构PS。
[0027]单元阵列结构CS可以包括存储单元阵列区CAR和第一外围区PR1。存储单元阵列区CAR可以包括位线连接区BCR和字线连接区WCR。术语第一、第二等可以在此仅用于将一个元件与另一元件区分开。
[0028]存储单元阵列1(例如，参见图1)可以提供在存储单元阵列区CAR中。如参照图1所述，存储单元阵列可以包括设置为彼此交叉的字线和位线、以及提供在其间的存储单元。字线可以在水平方向上延伸(并且因此可以在这里被称为水平导电图案)，并且位线可以在垂直方向上延伸(并且因此可以在这里被称为垂直导电图案)。存储单元阵列的存储单元MC可以被三维排列。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括第二接合焊盘，所述第二接合焊盘电连接到外围电路并接合到所述第一接合焊盘，其中所述单元阵列结构包括：堆叠，包括在垂直方向上堆叠的水平导电图案；包括垂直导电图案的垂直结构，所述垂直导电图案在所述垂直方向上与所述堆叠相交；以及在所述堆叠的一部分上的平坦化绝缘层中的电力电容器。2.根据权利要求1所述的半导体存储器件，其中所述电力电容器包括：在所述平坦化绝缘层的开口中的第一金属图案；在所述第一金属图案上的第二金属图案；以及在所述第一金属图案和所述第二金属图案之间的电介质材料图案。3.根据权利要求2所述的半导体存储器件，其中，所述第一金属图案沿所述垂直方向的高度小于所述堆叠沿所述垂直方向的厚度。4.根据权利要求2所述的半导体存储器件，其中所述第一金属图案和所述第二金属图案电连接到所述第一接合焊盘的子集。5.根据权利要求1所述的半导体存储器件，其中所述单元阵列结构还包括输入/输出插塞，所述输入/输出插塞穿透所述平坦化绝缘层并且电连接到所述第一接合焊盘中的一个。6.根据权利要求5所述的半导体存储器件，还包括：下绝缘层，具有彼此相反的第一表面和第二表面；以及输入/输出焊盘，在所述下绝缘层的所述第一表面上并电连接到所述输入/输出插塞，其中所述堆叠在所述下绝缘层的所述第二表面上。7.根据权利要求6所述的半导体存储器件，还包括：虚设焊盘，在所述下绝缘层的所述第二表面上并且包括与所述输入/输出焊盘相同的金属材料；以及电连接到所述虚设焊盘的虚设通路，其中所述虚设焊盘和所述虚设通路在所述垂直方向上与所述堆叠和所述垂直结构重叠并朝所述堆叠和所述垂直结构延伸。8.根据权利要求1所述的半导体存储器件，其中：所述单元阵列结构包括位线连接区、字线连接区和第一外围区，所述堆叠在所述字线连接区中具有阶梯结构，所述垂直导电图案在所述位线连接区中与所述水平导电图案相交，以及所述平坦化绝缘层在所述字线连接区和所述第一外围区中。9.根据权利要求1所述的半导体存储器件，其中所述单元阵列结构包括位线连接区、字线连接区和包括所述电力电容器的第一外围区，以及其中所述第一接合焊盘包括：第一上接合焊盘，在所述位线连接区中并且与所述垂直导电图案电连接；第二上接合焊盘，在所述字线连接区中并且与所述水平导电图案电连接；以及
一个或更多个第三上接合焊盘，在所述第一外围区中并电连接到所述电力电容器。10.根据权利要求9所述的半导体存储器件，其中所述外围电路结构包括在所述垂直方向上与所述位线连接区重叠的第一核心区、在所述垂直方向上与所述字线连接区重叠的第二核心区、以及在所述垂直方向上与所述第一外围区重叠的第二外围区，以及其中所述第二接合焊盘包括：第一下接合焊盘，在所述第一核心区中，电连接到读出放大器，并接合到所述第一上接合焊盘；第二下接合焊盘，在所述第二核心区中，电连接到子字线驱动器，并接合到所述第二上接合焊盘；以及一个或更多个第三下接合焊盘，在所述第二外围区中，电连接到控制电路，并接合到所述一个或更多个第三上接合焊盘。11.根据权利要求1所述的半导体存储器件，其中：所述堆叠的所述水平导电图案包括平行于下绝缘层的第一表面的字线，以及所述垂直结构的所述垂直导电图案包括位线，所述位线垂直于所述下绝缘层的所述第一表面。12.根据权利要求11所述的半导体存储器件，其中：所述单元阵列结构包括三维设置的半导体图案，以及所述字线中的相应字线面对所述半导体图案中的相应半导体图案的顶表面和底表面或者与所述半导体图案中的相应半导体图案的顶表面和底表面相交。13.根据权利要求12所述的半导体存储器件，其中所述单元阵列结构还包括在所述半导体图案的第一侧表面上的数据存储元件。14.根据权利要求13所述的半导体存储器件，其中所述数据存储元件包括：存储节...

【专利技术属性】
技术研发人员：李基硕，郑文泳，文钟淏，俞瀚植，金根楠，崔贤根，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：