半导体器件以及制造该半导体器件的方法技术

提供了一种半导体器件以及制造该半导体器件的方法。该半导体器件包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在基板内部限定有源区并包括相对于硅氧化物具有蚀刻选择性的材料；在上半导体膜内部的第一栅极沟槽；第一栅电极，填充第一栅极沟槽的一部分；在元件隔离膜内部的第二栅极沟槽；以及第二栅电极，填充第二栅极沟槽的一部分，其中元件隔离膜的底侧在下半导体膜内部。部。部。

【技术实现步骤摘要】
半导体器件以及制造该半导体器件的方法


[0001]本公开涉及半导体器件以及制造该半导体器件的方法。

技术介绍

[0002]掩埋沟道阵列晶体管(BCAT)可以包括掩埋在沟槽内的栅电极以最小化短沟道效应。
[0003]另一方面，随着半导体存储器件逐渐变得高度集成，各个电路图案被进一步小型化以在相同的面积中实现更多的半导体器件。电路图案的这样的小型化在半导体器件的制造工艺中引起许多问题。
[0004]特别地，随着半导体器件变得高度集成，泄漏电流的影响逐渐增加。这样的泄漏电流出现在半导体器件的各个部分中。特别地，由于DRAM(动态随机存取存储器)的刷新特性受到泄漏电流的极大的影响，所以期望能够最小化泄漏电流的半导体器件。

技术实现思路

[0005]本公开的方面提供具有提高的产品可靠性的半导体器件。
[0006]本公开的方面还提供用于制造具有提高的产品可靠性的半导体器件的方法。
[0007]根据本公开的一方面，提供一种半导体器件，该半导体器件包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在基板内部限定有源区并包括相对于硅氧化物具有蚀刻选择性的材料；第一栅极沟槽，在上半导体膜内部；第一栅电极，填充第一栅极沟槽的一部分；第二栅极沟槽，在元件隔离膜内部；以及第二栅电极，填充第二栅极沟槽的一部分，其中元件隔离膜的底侧在下半导体膜内部。
[0008]根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在基板内部限定有源区并具有在下半导体膜内部的底侧；导电图案，在元件隔离膜和基板之间沿着元件隔离膜延伸；第一栅极沟槽，穿透上半导体膜的一部分并具有在上半导体膜内部的底侧；第一栅电极，填充第一栅极沟槽的一部分；第二栅极沟槽，在元件隔离膜内部；以及第二栅电极，填充第二栅极沟槽的一部分。
[0009]根据本公开的另一方面，提供一种制造半导体器件的方法，该方法包括：使用掩模图案在基板中形成限定多个有源区的元件隔离沟槽，该基板包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；形成填充元件隔离沟槽的元件隔离膜；以及在元件隔离膜和所述多个有源区中的相应一个内部形成在第一方向上延伸的栅极结构，其中元件隔离沟槽的底侧在下半导体膜内部，掩埋绝缘膜包括相对于掩模图案具有蚀刻选择性的材料。
[0010]然而，本公开的方面不限于这里阐述的方面。通过参照下面给出的对本公开的详细描述，本公开的以上和其它的方面将对于本公开所属的领域内的普通技术人员变得更加明显。
附图说明
[0011]通过参照附图详细描述本公开的示范性实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
[0012]图1是用于说明根据一些示例实施方式的半导体器件的示意性布局图；
[0013]图2是沿着图1的线A
‑
A截取的剖视图；
[0014]图3是沿着图1的线B
‑
B截取的剖视图；
[0015]图4是用于说明根据一些示例实施方式的半导体器件的图；
[0016]图5是用于说明根据一些示例实施方式的半导体器件的图；
[0017]图6是用于说明根据一些示例实施方式的半导体器件的图；
[0018]图7是用于说明根据一些示例实施方式的半导体器件的图；
[0019]图8和图9是用于说明根据一些示例实施方式的半导体器件的图；以及
[0020]图10至图17是用于说明根据一些示例实施方式的制造半导体器件的方法的中间工艺图。
具体实施方式
[0021]图1是用于说明根据一些示例实施方式的半导体器件的示意性布局图。图2是沿着图1的线A
‑
A截取的剖视图。图3是沿着图1的线B
‑
B截取的剖视图。
[0022]参照图1，根据一些示例实施方式的半导体器件可以包括多条位线BL、多条字线WL、直接接触DC、掩埋接触BC和着落焊盘LP。
[0023]所述多条字线WL中的每条可以在第一方向D1上延伸。所述多条字线WL可以在第二方向D2上彼此间隔开。所述多条字线WL可以以彼此相等的间隔设置。第二方向D2可以与第一方向D1交叉。例如，第二方向D2可以垂直于第一方向D1。字线WL的宽度或字线WL之间的间隙可以取决于设计规则来确定。字线WL可以是图2和图3的第一栅电极132和第二栅电极232。
[0024]基板(图2和图3的100)可以包括多个有源区AR。所述多个有源区AR中的每个可以由元件隔离膜(图2和图3的110)限定。所述多个有源区AR中的每个可以在第三方向D3上延伸。第三方向D3可以是与第一方向D1和第二方向D2不同的方向。例如，第三方向D3可以是在第一方向D1和第二方向D2之间的对角线方向。
[0025]随着半导体器件的设计规则的减少，所述多个有源区AR中的每个可以设置为对角线或斜线的条形。此外，所述多个有源区AR当中的一个有源区AR的中心可以设置为与另一个有源区AR的远端部分相邻。
[0026]所述多条位线BL中的每条可以设置在基板100上。所述多条位线BL中的每条可以在第二方向D2上延伸。所述多条位线BL可以在第一方向D1上彼此间隔开。所述多条位线BL可以以彼此相等的间隙设置。位线BL的宽度或位线BL之间的间隙可以取决于设计规则来确定。
[0027]根据一些示例实施方式的半导体器件可以包括设置在基板100上的各种接触布置。各种接触布置可以包括例如直接接触DC、掩埋接触BC、着落焊盘LP等。
[0028]直接接触DC可以表示将所述多个有源区AR中的每个电连接到位线BL的接触。掩埋接触BC可以表示将多个有源区AR连接到电容器的下电极(图2和图3的191)的接触。
[0029]鉴于该布置结构，每个掩埋接触BC和所述多个有源区AR中的对应一个之间的接触面积可以是小的。因此，可以设置导电的着落焊盘LP以扩大与所述多个有源区AR中的每个的接触面积或者扩大与电容器的下电极191的接触面积。
[0030]着落焊盘LP可以设置在所述多个有源区AR中的每个和掩埋接触BC之间，或者可以设置在掩埋接触BC和电容器的下电极191之间。在根据一些示例实施方式的半导体器件中，着落焊盘LP可以设置在掩埋接触BC和电容器的下电极191之间。通过经由引入着落焊盘LP来扩大接触面积，可以减小所述多个有源区AR中的每个和电容器的下电极191之间的接触电阻。
[0031]在根据一些示例实施方式的半导体器件中，直接接触DC可以设置在所述多个有源区AR的每个的中心部分中。掩埋接触BC可以设置在所述多个有源区AR中的每个的两个远端部分处。
[0032]由于掩埋接触BC设置在所述多个有源区AR中的每个的两个远端部分处，所以着落焊盘LP可以设置为与掩埋接触BC部分地重叠以与所述多个有源区AR中的每个的两个远端相邻。可选地，掩埋接触BC可以设置为在相邻的字线WL和相邻的位线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在所述基板内部限定有源区并包括相对于硅氧化物具有蚀刻选择性的材料；第一栅极沟槽，在所述上半导体膜内部；第一栅电极，填充所述第一栅极沟槽的一部分；第二栅极沟槽，在所述元件隔离膜内部；以及第二栅电极，填充所述第二栅极沟槽的一部分，其中所述元件隔离膜的底侧在所述下半导体膜内部。2.根据权利要求1所述的半导体器件，还包括：在所述元件隔离膜和所述基板之间的导电图案。3.根据权利要求2所述的半导体器件，其中所述导电图案沿着所述元件隔离膜延伸。4.根据权利要求1所述的半导体器件，还包括：在所述掩埋绝缘膜和所述上半导体膜之间的第一粘合层。5.根据权利要求4所述的半导体器件，还包括：在所述下半导体膜和所述掩埋绝缘膜之间的第二粘合层。6.根据权利要求4所述的半导体器件，其中所述掩埋绝缘膜包括与所述第一粘合层不同的材料。7.根据权利要求5所述的半导体器件，其中所述第一粘合层包括与所述第二粘合层相同的材料。8.根据权利要求1所述的半导体器件，还包括：在所述下半导体膜和所述掩埋绝缘膜之间的第二粘合层。9.根据权利要求1所述的半导体器件，其中所述第一栅极沟槽的底侧在所述上半导体膜内部。10.根据权利要求1所述的半导体器件，其中所述第二栅极沟槽的底侧在所述掩埋绝缘膜内部。11.一种半导体器件，包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在所述基板内部限定有源区并具有在所述下半导体膜内部的底侧；导电图案，在所述元件隔离膜和所述基板之间沿着所述元件隔离膜延伸；第一栅极沟槽，穿透所述上半导体膜的一部分并具有在所述上半导体膜内部的底侧；第一栅电极，填充所述第一栅极沟槽的一部分；第二栅极沟槽，在所述元件隔...

【专利技术属性】
技术研发人员：朴台镇，高洁，金俊秀，尹炅炫，车宜俊，金熙中，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：