半导体存储器装置制造方法及图纸

可以提供一种导体存储器装置，所述半导体存储器装置包括：晶体管主体，沿第一水平方向延伸并且包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸并且覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区，沿竖直方向延伸，并且沿第二水平方向具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且具有大于第一宽度的第二宽度；以及单元电容器，沿第一水平方向相对于晶体管主体位于与位线相对的一侧上，并且包括下电极层、上电极层和电容器介电层，电容器介电层位于下电极层与上电极层之间。容器介电层位于下电极层与上电极层之间。容器介电层位于下电极层与上电极层之间。

【技术实现步骤摘要】
半导体存储器装置
[0001]本申请是基于并且要求于2021年12月3日在韩国知识产权局提交的第10
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2021
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0172266号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。


[0002]专利技术构思涉及一种半导体存储器装置，并且更具体地，涉及一种三维半导体存储器装置。

技术介绍

[0003]由于需要电子产品的小型化、多功能和高性能，所以需要高容量的半导体存储器装置，并且需要增加集成度来提供高容量的半导体存储器装置。由于传统的二维(2D)半导体存储器装置的密度主要由单位存储器单元所占据的面积决定，所以传统的2D半导体存储器装置在增加密度方面存在限制。因此，已经提出了一种通过在基底上沿竖直方向堆叠多个存储器单元来增加存储器容量的三维半导体存储器装置。

技术实现思路

[0004]专利技术构思提供了一种具有改善的集成度的三维的半导体存储器装置。
[0005]根据专利技术构思的示例实施例，一种半导体存储器装置包括：晶体管主体，在基底上沿第一水平方向延伸，晶体管主体包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸，栅电极层覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区并且沿竖直方向延伸，位线在第二水平方向上具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且在第二水平方向上具有大于第一宽度的第二宽度；以及单元电容器，在第一水平方向上相对于晶体管主体位于与位线相对的一侧上，单元电容器包括连接到第二源/漏区的下电极层、电容器介电层和上电极层。
[0006]根据专利技术构思的示例实施例，一种半导体存储器装置包括：多个晶体管主体，在基底上沿竖直方向彼此间隔开，并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的突起；多条位线，在基底上沿第二水平方向彼此间隔开，沿竖直方向彼此平行地延伸并且所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区；多条字线，沿竖直方向彼此间隔开，沿第二水平方向彼此平行延伸，所述多条字线在其间具有栅极绝缘层，并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面和下表面；多个间隔件，均位于第一源/漏区中的一个对应的第一源/漏区的上表面和下表面上，并且所述多个间隔件中的每个包括与所述多条位线中的一条对应的位线接触的第一侧壁；以及多个单元电容器，均连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区，所述多个单元电容器中的每个包括
第一电极、电容器介电层和第二电极，其中，所述多条位线中的每条沿第二水平方向具有第一宽度，并且所述多个间隔件中的每个具有沿第二水平方向的比所述多条位线中的每条的第一宽度大的第二宽度。
[0007]根据专利技术构思的示例实施例，一种半导体存储器装置包括：多个晶体管主体，在基底上沿竖直方向彼此间隔开，并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、包括单晶硅的单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的具有平面形状的突起，所述多个晶体管主体中的每个的一部分是单晶沟道层的一部分；多条位线，在基底上沿第二水平方向彼此间隔开，并且沿竖直方向彼此平行地延伸，所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区，所述多条位线中的每条沿第二水平方向具有第一宽度；多条字线，沿竖直方向彼此间隔开，并且沿第二水平方向彼此平行地延伸，所述多条字线在其间具有栅极绝缘层并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面或所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的下表面；间隔件，覆盖第一源/漏区的上表面和下表面，并且沿第二水平方向具有大于第一宽度的第二宽度；以及多个单元电容器，均包括连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区的第一电极、覆盖第一电极的第二电极以及位于第一电极与第二电极之间的电容器介电层。
附图说明
[0008]通过以下结合附图的详细描述，将更清楚地理解专利技术构思的一些示例实施例，在附图中：
[0009]图1是示出根据示例实施例的半导体存储器装置的单元阵列的等效电路图；
[0010]图2是示出根据示例实施例的半导体存储器装置的透视图；
[0011]图3是在图2的第一竖直水平处的平面图；
[0012]图4是沿着图3的线B
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B'截取的剖视图；
[0013]图5是图3的部分CX1的放大图；
[0014]图6是示出根据示例实施例的半导体存储器装置的平面图；
[0015]图7是示出根据示例实施例的半导体存储器装置的平面图；
[0016]图8是示出根据示例实施例的半导体存储器装置的平面图；
[0017]图9是示出根据示例实施例的半导体存储器装置的平面图；
[0018]图10是图9的部分CX1的放大图；
[0019]图11是示出根据示例实施例的半导体存储器装置的平面图；
[0020]图12A至图19是示出根据示例实施例的制造半导体存储器装置的方法的示意图；图12A、图13A和图14A是在图2的第一竖直水平LV1处的平面图，图12B是沿着图12A的线B
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B'截取的剖视图，并且图13B是沿着图13A的线C
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C'截取的剖视图；图14B是沿着图14A的线B
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B'截取的剖视图，并且图14C是沿着图14A的线C
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C'截取的剖视图；以及图15至图19是与沿着图14A的线B
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B'截取的剖面对应的剖视图。
具体实施方式
[0021]尽管在示例实施例的描述中使用术语“相同”、“相等”或“同一”，但是应该理解的是，可能存在一些不精确。因此，当一个元件被称为与另一元件相同时，应该理解的是，元件或值在期望的制造或操作公差范围(例如，
±
10％)内与另一元件相同。
[0022]当术语“约”或“基本”在本说明书中与数值结合使用时，意图为相关的数值包括在所陈述的数值周围的制造或操作公差(例如，
±
10％)。此外，当词语“约”和“基本”与几何形状结合使用时，意图不需要几何形状的精度，而是形状的宽容度在公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本”，将理解的是，这些值和形状应该被解释为包括在所陈述的数值或形状周围的制造或操作公差(例如，
±
10％)。
[0023]在下文中，将参照附图详细描述专利技术构思的技术思想的一些示例实施例。...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：晶体管主体，在基底上沿第一水平方向延伸，晶体管主体包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸，栅电极层覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区并且沿竖直方向延伸，位线沿第二水平方向具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且沿第二水平方向具有大于第一宽度的第二宽度；以及单元电容器，沿第一水平方向相对于晶体管主体位于与位线相对的一侧上，单元电容器包括连接到第二源/漏区的下电极层、电容器介电层和上电极层。2.根据权利要求1所述的半导体存储器装置，其中，晶体管主体具有突起，突起具有沿第二水平方向凸出地突出的平面形状，并且突起的一部分是单晶沟道层的一部分。3.根据权利要求2所述的半导体存储器装置，其中，突起的其余部分是第二源/漏区的一部分。4.根据权利要求1所述的半导体存储器装置，其中，间隔件与第一源/漏区竖直叠置并且与位线接触。5.根据权利要求1所述的半导体存储器装置，其中，第一源/漏区、单晶沟道层和第二源/漏区中的每者包括单晶半导体材料。6.根据权利要求1所述的半导体存储器装置，其中，单晶沟道层包括单晶半导体材料，并且第一源/漏区和第二源/漏区中的每者包括掺杂有杂质的多晶半导体材料。7.根据权利要求1所述的半导体存储器装置，其中，位线具有梯形的水平剖面的形状。8.根据权利要求7所述的半导体存储器装置，其中，间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且位线的沿第二水平方向的第一宽度在远离间隔件的第一侧壁的方向上减小。9.根据权利要求1所述的半导体存储器装置，其中，位线具有半圆的形状的水平剖面，间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且其中，位线的沿第二水平方向的第一宽度在远离间隔件的第一侧壁的方向上减小。10.根据权利要求1所述的半导体存储器装置，其中，间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且沿竖直方向延伸的位线掩埋绝缘层与间隔件的第一侧壁相邻，且位线位于位线掩埋绝缘层与间隔件的第一侧壁之间。11.根据权利要求10所述的半导体存储器装置，其中，位线掩埋绝缘层的沿第二水平方向的宽度大于位线的第一宽度，并且位线的侧壁相对于位线掩埋绝缘层的侧壁和间隔件的侧壁沿第二水平方向凹进。12.一种半导体存储器装置，所述半导体存储器装置包括：多个晶体管主体，在基底上沿竖直方向彼此间隔开并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟
道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的突起；多条位线，在基底上沿第二水平方向彼此间隔开，沿竖直方向彼此平行地延伸，并且所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区；多条字线，沿竖直方向彼此间隔开，沿第二水平方向彼此平行地延伸，所述多条字线在其间具有栅极绝缘层，并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面和下表面；多个间隔件，均位于第一源/漏区中的一个对应的第一源/漏区的上表面和下表面上，并且所述多个间隔件中的...

【专利技术属性】
技术研发人员：郑义撤，李基硕，卢元基，崔贤根，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：