一种沟槽平面栅ＭＯＳＦＥＴ器件及其制造方法技术

本发明专利技术公开了一种沟槽平面栅ＭＯＳＦＥＴ器件，包括在ｎ↑［＋］硅衬底层上面连接有ｎ↑［－］外延层，ｎ↑［－］外延层的上方设置有平面栅极Ｇ，平面栅极Ｇ的两侧的外延层上各设置有一个ｐ基区，每个ｐ基区内设置有ｎ↑［＋］源区，在表面处ｎ↑［＋］源区与ｐ区短路形成源极Ｓ，其特征在于，在两个ｐ基区之间，并且沿ｎ↑［－］外延层上端中间部位开有沟槽，沟槽内部填充有多晶硅栅，该部分多晶硅栅与ｎ↑［－］外延层之间填充有栅氧化层，该部分栅氧化层和多晶硅栅分别与ｎ↑［－］外延层上方平面部分的栅氧化层和多晶硅栅连为一体。该沟槽平面栅ＭＯＳＦＥＴ结构提高了器件的击穿电压，降低了导通电阻，且开关损耗保持不变；器件设计与制造的自由度增加。该沟槽平面栅ＭＯＳＦＥＴ器件的制作工艺成本低，并与现有的ＶＤＭＯＳ工艺完全兼容。

【技术实现步骤摘要】

本专利技术属于电力半导体器件
，涉及一种沟槽平面栅MOSFET 器件，本专利技术还涉及该种沟槽平面栅MOSFET器件的制造方法。'
技术介绍
击穿电压和导通电阻是设计功率MOSFET器件必须考虑的两个主要参 数。若提高其击穿电压，导通电阻也会随之增加，导致通态功耗增大。由于 导通电阻与击穿电压之间存在不可调和的矛盾，因此，在实际应用中，需要 对功率MOSFET器件的导通电阻加以限制。现有的平面栅功率MOSFET (VDMOS)结构具有简单的制作工艺，所 以在高频小功率应用中得到了广泛采用。但是，当VDMOS的击穿'电压(U肌) 升高时，其导通电阻(Ron)则以大约2.5次方的速度急剧上升，即 及。 =^朋"—"，导致VDMOS结构的导通损耗很大。所以，VDMOS结构一 直被限制在低压(<200V)范围内使用。现有的沟槽栅MOSFET (VUMOS) 结构中，由于沟槽的引入虽然可以有效地减小导通电阻，但又使其击穿电压 大大下降；并且，由于VUMOS结构的沟道进入体内，阈值电压的调整更加 困难。同时，由于沟槽较深，工艺成本也增加。所以，现有的VDMOS结构 和VUMOS结本文档来自技高网...

【技术保护点】
一种沟槽平面栅ＭＯＳＦＥＴ器件，包括作为漏极Ｄ的ｎ↑［＋］硅衬底层，在ｎ↑［＋］硅衬底层的上面连接有ｎ↑［－］外延层，ｎ↑［－］外延层的上方中间设置有平面栅极Ｇ，平面栅极Ｇ的两侧的ｎ↑［－］外延层上各设置有一个ｐ基区，每个ｐ基区内设置有ｎ↑［＋］源区，在表面处ｎ↑［＋］源区与ｐ区短路形成源极Ｓ，其特征在于，在两个ｐ基区之间，并且沿ｎ↑［－］外延层上端中间部位开有沟槽，沟槽内部填充有多晶硅栅，该部分多晶硅栅与ｎ↑［－］外延层之间填充有栅氧化层，该部分栅氧化层和多晶硅栅分别与ｎ↑［－］外延层上方平面部分的栅氧化层和多晶硅栅连为一体。

【技术特征摘要】

【专利技术属性】
技术研发人员：王彩琳，孙丞，
申请(专利权)人：西安理工大学，
类型：发明
国别省市：87[中国|西安]